CN1252814C - 可容许高电压的输出/输入端口及静电放电保护电路 - Google Patents

Abstract

本发明提供一种可容许高电压的输出/输入端口以及相关静电放电保护电路。本发明的输出/输入端口耦合于一集成电路的一接合垫，包含有一分压电路以及一开关电路。分压电路耦合于该接合垫，且依据该接合垫上的电压以产生一较该接合垫上的电压小的参考电压。开关电路包含有一控制栅极，该控制栅极是依据该参考电压控制该开关电路的开关。因为分压电路始终提供一个较接合垫上的电压小的参考电压，所以开关电路的控制栅极便能减少对控制栅极下的栅氧化层的应力，因此，不会再有栅氧化层老化的问题。所以本发明的输出/输入端口可以容许较高的电压值。

Description

可容许高电压的输出/输入端口及静电放电保护电路

技术领域

本发明是有关于一种可容许高电压的输出/输入端口(high voltagetolerance input/output port)，尤指一种可以容许输入电压大于集成电路的电源电压的输出/输入端口以及相关的静电放电保护电路。

背景技术

随着半导体工艺的演进，半导体芯片上的特征尺寸(feature size)不断的减小，而且集成电路所使用的电源电压也跟着减小。但是，往往一个新的集成电路出现的时候，外在相关联的集成电路多是使用旧的半导体工艺，也就是使用较高的电源电压。因此，新的集成电路的输出/输入端口便必须设计的能够接受外界输入比较大的电压，才能够真正的用于现实的环境中。

请参阅第1图，第1图为一种现有的输出/输入端口的电路示意图。一种现有的输出/输入端口是使用两个钳位二极管(clamping diode)10、12来钳位接合垫(pad)14到内部电路16中的电压，使得内部电路16中所接受到的电压值不会超过电源VDD以及电源VSS的值。但是，如此的输出/输入端口遇到外界送入比电源VDD高的电压时，电源VDD会被强制的灌电(charge up)，会造成内部电路的错误动作(mis-fuction)，所以如第1图般的电路是不能当作一个可容许高电压的输出/输入端口。

请参阅第2图以及第3图，第2图为一种现有的输入端口加上两个半导体控制整流器的电路示意图，第3图为第2图中的半导体控制整流器的芯片剖面示意图。现有的输入端口除了会造成内部电路的错误动作外，还会造成栅氧化层老化(gate oxide aging)的问题。如第2图所示，一旦接合垫14上出现了高于电源VDD的稳定电压，这样的高电压便会出现于所有与接合垫14相连的接点，譬如说输入端口的n型金属氧化物半导体晶体管18的栅极、以及两个半导体控制整流器20的一端。因为在半导体工艺的考虑上，n型金属氧化物半导体晶体管18的栅氧化层都只是设计来承受大约相当于电源VDD的电压值，所以一个高于电源VDD的稳定电压差出现在n型金属氧化物半导体晶体管18的栅氧化层上便会促使栅氧化层急速老化，结果便是n型金属氧化物半导体晶体管18的栅氧化层(如22所标示的区域)的可靠性会有问题。相同的道理，半导体控制整流器中的n型金属氧化物半导体晶体管24，也会有一样的问题，如第3图所示。接合垫14的电压经过了n型井传导到n型金属氧化物半导体晶体管24的一源/漏极25，而n型金属氧化物半导体晶体管24的栅极保持于电源VSS的电压值(即是接地)，所以一旦接合垫14的电压持续的保持在高电位，26所标示的区域的栅氧化层便有老化的问题。

请参阅第4图，第4图为一种现有的可容许高电压的输出/输入端口。为了解决栅氧化层老化的问题，有许多种的方法都已经被发表过了，但是往往是必须增加工艺上的复杂性。如第4图所示，一种解决方法是在接合垫14和内部电路30间串接一个空乏式n型金属氧化物半导体晶体管32，用来阻挡接合垫14上高于电源VDD的电压到达内部电路30的栅极处，以防止栅氧化层老化。但是，如此的方法势必要在半导体工艺中多加一道掩膜以及相关的离子注入工艺，增加了工艺的成本。

发明内容

有鉴于此，本发明的主要目的，在于提供一种可容许高电压的输出/输入端口以及静电放电保护电路。本发明的静电放电保护电路，用以释放接合垫上的静电应力。在不变更半导体工艺的条件下，经由电路的设计之后，输出/输入端口中的n型金属氧化物半导体晶体管中的栅氧化层上的电压差不再会有大于电源VDD的情形，所以没有栅氧化层老化的问题。

本发明通过以下措施来达到：

一种可容许高电压的输出/输入端口，耦合于一集成电路的一接合垫，其包含有：

一分压电路，耦合于该接合垫，且依据该接合垫上的电压以产生一较该接合垫上的电压小的参考电压；以及

一开关电路，其包含有一控制栅极，该控制栅极是依据该参考电压控制该开关电路的开关。

一种可容许高电压的静电放电保护电路，耦合于一集成电路的一接合垫，其包含有：

一分压电路，耦合于该接合垫，且依据该接合垫上的电压以产生一较该接合垫上的电压小的参考电压；以及

一半导体控制整流器，耦合于该接合垫，其包含有一第一n型金属氧化物半导体晶体管，该第一n型金属氧化物半导体晶体管的栅极是依据该参考电压以触发该半导体控制整流器而达静电放电的目的。

根据上述的目的，本发明提出一种可容许高电压的输出/输入端口，耦合于一集成电路的一接合垫。输出/输入端口包含有一分压电路以及一开关电路。分压电路耦合于接合垫上，且依据接合垫上的电压以产生一较接合垫上的电压小的参考电压。开关电路包含有一控制栅极，控制栅极是依据参考电压控制该开关电路的开关。

本发明另提供一静电放电保护电路，用以释放接合垫上的静电应力。静电放电保护电路耦合到一内部电路以及一接合垫。静电放电保护电路包含了一分压电路以及一半导体控制整流器。分压电路耦合于接合垫，且依据接合垫上的电压以产生一较接合垫上的电压小的参考电压。半导体控制整流器耦合于接合垫，包含有一第一n型金属氧化物半导体晶体管。第一n型金属氧化物半导体晶体管的栅极是依据参考电压以触发半导体控制整流器54而达静电放电的目的。

半导体整流器的结构包含有一p型基底、一n型井区、一p型掺杂区、一n型接触区、一n型掺杂区、一p型接触区、一第二n型金属氧化物半导体晶体管以及第一n型金属氧化物半导体晶体管。n型井区设于p型基底内，且形成一pn接口。第一n型金属氧化物半导体晶体管设于p型基底中，且第一n型金属氧化物半导体晶体管的一源/漏极是设于pn接口上。p型掺杂区与n型接触区均设于n型井区内，并且共同耦合于接合垫。n型掺杂区与p型接触区设于p型基底内，并且共同耦合于一电源端口。第二n型金属氧化物半导体晶体管与第一n型金属氧化物半导体晶体管串接，并且设于n型掺杂区与第一n型金属氧化物半导体晶体管之间的p型基底表面。其中第二n型金属氧化物半导体晶体管的栅极与一源/漏极是耦合于n型掺杂区。

本发明亦提供了许多种方法来实施本发明中的分压电路，主要的概念是使得分压电路所产生的参考电压不超过集成电路的使用电压值，防止栅氧化层老化的问题。分压电路可以是以多个二极管由接合垫顺向串接至一电源端口所构成，而参考电压就是由二极管中的一个串接点所拉出的电压值。分压电路可以用二电阻串联所构成，而参考电压就是二电阻的串接点电压。一样的道理，分压电路可以是多个二极管与至少一电阻混成串接而成，其中的一个串接点电压即是参考电压。

本发明中的每一二极管可以为一pn结二极管、金属氧化物半导体二极管以及肖特基二极管其中之一。

相较于现有的输出/输入端口，本发明的优点在于不需要变更半导体工艺的情况下，经由电路上的设计，便可以容许接合垫出现较使用集成电路所使用的电压高的电压。因为分压电路始终提供一个小于接合垫上的电压小的参考电压，所以开关电路的控制栅极便能减少对控制栅极下的栅氧化层的应力，因此，不会再有栅氧化层老化的问题。而且，本发明提供的静电放电保护电路，可以释放接合垫上的静电应力。

附图说明

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

第1图为一种现有的输出/输入端口的电路示意图；

第2图为一种现有的输入端口加上两个半导体控制整流器的电路示意图；

第3图为第2图中的半导体控制整流器的芯片剖面示意图；

第4图为一种现有的可容许高电压的输出/输入端口；

第5图为依据本发明的输出/输入端口示意图；

第6图为本发明的静电放电保护电路的电路示意图；

第7图为第6图的静电放电保护电路的芯片剖面图；

第8a图为第8h图为第7图中的分压电路的各种实施例示意图。

符号说明：

40输出/输入端口   42  接合垫

44     分压电路             46     开关电路

47     静电放电保护电路     48    n型金属氧化物半导体晶体管

50     内部电路             52第一n型金属氧化物半导体晶体管

54     半导体整流器         60    p型基底

62    n型井区        64    p型掺杂区

66    n型接触        68    n型掺杂区

70    p型接触区      72第二n型金属氧化物半导体晶体管

74    VSS电源端口    80    二极管

82    电阻           84    电流源

86    电容

具体实施方式

请参阅第5图，第5图为依据本发明的输出/输入端口示意图。本发明提出一种可容许高电压的输出/输入端口40，耦合于一集成电路的一接合垫42。输出/输入端口40包含有一分压电路44以及一开关电路46。分压电路44耦合于接合垫42上，且依据接合垫42上的电压以产生一较接合垫42上的电压小的参考电压。开关电路46包含有一控制栅极，譬如第5图上的n型金属氧化物半导体晶体管48的栅极，控制栅极是依据参考电压控制开关电路46的开关。

譬如说，开关电路46可以是一个输入端口的互补式金属氧化物半导体晶体管的反向器，反向器由p型金属氧化物半导体晶体管和n型金属氧化物半导体晶体管所构成，此时，控制栅极就是n型金属氧化物半导体晶体管的栅极。因为参考电压比接合垫上的电压小，所以n型金属氧化物半导体晶体管的栅极下的栅氧化层不会有老化的问题。

请参阅第6图，第6图为本发明的静电放电保护电路的电路示意图。本发明也可用于一静电放电保护电路47，用以释放接合垫42上的静电应力。如第6图所示，静电放电保护电路47耦合到一内部电路50以及一接合垫42。静电放电保护电路47包含了一分压电路44以及一半导体控制整流器54。分压电路44耦合于接合垫42，且依据接合垫42电压以产生一较接合垫42上的电压小的参考电压。半导体控制整流器54耦合于接合垫42，包含有一第一n型金属氧化物半导体晶体管52。第一n型金属氧化物半导体晶体管52的栅极是依据参考电压以触发半导体控制整流器54而达静电放电的目的。

请参阅第7图，第7图为第6图的静电放电保护电路的芯片剖面图。半导体整流器的结构包含有一p型基底60、一n型井区62、一p型掺杂区64、一n型接触区66、一n型掺杂区68、一p型接触区70、一第二n型金属氧化物半导体晶体管72以及第一n型金属氧化物半导体晶体管52。n型井区62设于p型基底60内，且形成一pn接口。第一n型金属氧化物半导体晶体管52设于p型基底60中，且第一n型金属氧化物半导体晶体管52的一源/漏极是设于pn接口上。p型掺杂区64与n型接触区66均设于n型井区62内，并且共同耦合于接合垫42。n型掺杂区68与p型接触区70设于p型基底60内，并且共同耦合于一电源端口，如第6图中的VSS电源端口74。第二n型金属氧化物半导体晶体管72与第一n型金属氧化物半导体晶体管52串接，并且设于n型掺杂区68与第一n型金属氧化物半导体晶体管52之间的p型基底60表面。第二n型金属氧化物半导体晶体管72的栅极与一源/漏极是耦合于n型掺杂区68。

本发明亦提供了许多种方法来实施本发明中的分压电路44，主要的概念是使得分压电路44所产生的参考电压不超过集成电路的使用电压值，如VDD电源端口上的电压值，以防止栅氧化层老化的问题。

请参阅第8a图，第8a图为第7图中分压电路以二极管构成时的示意图。分压电路44可以是以多个二极管80由接合垫42顺向串接至一电源端口(如图中的VSS电源端口74)所构成。参考电压就是由二极管80中的一个串接点所拉出的电压值。一个二极管80大约可以提供0.7伏特的电压降，如果接合垫42到第一n型金属氧化物半导体晶体管52的栅极间有N个二极管80，则第一n型金属氧化物半导体晶体管52的栅极所受到的参考电压至少会比接合垫42上的电压少N*0.7伏特的电压值。

请参阅第8b图，第8b图为第7图中分压电路以二极管与电阻构成时的示意图。分压电路44是以多个二极管80由接合垫42顺向串接后，再经一电阻82耦合至VSS电源端口74所构成，而参考电压为多个二极管80与电阻82的串接点电压。

请参阅第8c图，第8c图为第7图中分压电路以电阻构成时的示意图。分压电路44可以用二电阻82串联至VSS电源端口74所构成，而参考电压就是二电阻82的串接点电压。一样的道理，分压电路44可以是多个二极管与至少一电阻混成串接而成，其中的一个串接点电压即是参考电压。

本发明中的每一二极管可以为一pn结二极管、金属氧化物半导体二极管以及肖特基二极管其中之一，只要依照设计者的需求而选择即可。

请参阅第8d图，第8d图为第7图中分压电路以多个二极管以及一电流源构成时的示意图。分压电路44可以用多个二极管80由接合垫顺42向串接后，再串接一电流源84至VSS电源端口74所构成，而参考电压为二极管80与电流源84的串接点电压。

电流源84可以为一金属氧化物半导体晶体管，如第8e图中的n型金属氧化物半导体晶体管84a以及第8f图的p型金属氧化物半导体晶体管84b。金属氧化物半导体晶体管的一源/漏极是连接于串接的二极管的一端，而金属氧化物半导体晶体管的另一源/漏极是连接于VSS电源端口74。金属氧化物半导体晶体管偏压于次启始区域，也就是金属氧化物半导体晶体管是处于关闭状态。如第8e图中的n型金属氧化物半导体晶体管84a的栅极就接于VSS电源端口74，而第8f图的p型金属氧化物半导体晶体管84b的栅极就接于VDD电源端口。

请参阅第8g图，第8g图为第7图中分压电路以二电容构成时的示意图。分压电路44是以二电容86由接合垫42串接至一VSS电源端口74所构成。参考电压即为二电容86中的串接点电压。如果一个电容86的电容值是M，而另一个电容86的电容值是N，则参考电压可由电容的分压计算得知，为接合垫42上的电压乘以M/(M+N)，因此可以依照需求而设计。

为了得到一个较大的电容值，以防止一些寄生电容的干扰，所以每一电容86可以用一逆向的二极管80所构成，如第8h图所示。二极管80可以用一个井区和其中的一个反向参杂区所构成，譬如n型井和其中的p型参杂区，如此电容值会较大且易于控制。

本发明的输出/输入端口使用一个分压电路44将接合垫42上的电压做分压的动作，然后提供一个比接合垫42上的电压小的参考电压到开关电路46上，来控制开关电路46的开关。所以，如果当外在电路提供一个较集成电路所使用的电压源高的电压时，开关电路46便不会受到过高的电压的伤害，而有栅氧化层老化的问题。当开关电路46是一静电放电保护电路时，本发明的输出/输入端口也可以防止静电放电保护电路中负责触发的n型金属氧化物半导体晶体管的栅氧化层问题，而且达到静电放电的目的。本发明同时提出了许多的实施方法，可以制作出分压电路44，达到分压的目的。

相较于现有的输出/输入端口，本发明的优点在于不需要变更半导体工艺的情况下，经由电路上的设计，便可以容许接合垫出现较使用集成电路所使用的电压高的电压。因为分压电路始终提供一个小于接合垫上的电压小的参考电压，所以开关电路的控制栅极便能减少对控制栅极下的栅氧化层的应力，因此，不会再有栅氧化层老化的问题。

本发明虽以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视本发明权利要求并结合说明书和附图为准。

Claims (22)

1.一种可容许高电压的输出/输入端口，耦合于一集成电路的一接合垫，其特征在于：包含有：

一分压电路，耦合于该接合垫，且依据该接合垫上的电压以产生一较该接合垫上的电压小的参考电压；以及

一开关电路，其包含有一控制栅极，该控制栅极是依据该参考电压控制该开关电路的开关。

2.如权利要求1所述的输出/输入端口，其特征在于：该开关电路为一互补式金属氧化物半导体晶体管的反向器，该反向器由一p型金属氧化物半导体晶体管和一n型金属氧化物半导体晶体管所构成，而该控制栅极为n型金属氧化物半导体晶体管的栅极。

3.如权利要求1所述的输出/输入端口，其特征在于：该分压电路所产生的参考电压不可超过该集成电路的使用电压值。

4.如权利要求1所述的输出/输入端口，其特征在于：该分压电路是以多个二极管由该接合垫顺向串接至一电源端口所构成，而该参考电压为这些二极管中的一个串接点的电压。

5.如权利要求4所述的输出/输入端口，其特征在于：每一二极管为一pn结二极管、金属氧化物半导体二极管以及肖特基二极管其中之一。

6.如权利要求1所述的输出/输入端口，其特征在于：该分压电路是以多个二极管由该接合垫顺向串接后，再经一电阻耦合至一电源端口所构成，而该参考电压为该多个二极管与该电阻的串接点电压。

7.如权利要求1所述的输出/输入端口，其特征在于：该分压电路是以二电阻由该接合垫串接至一电源端口所构成，而该参考电压为该二电阻的串接点电压。

8.如权利要求1所述的输出/输入端口，其特征在于：该分压电路是以多个二极管由该接合垫顺向串接后，再串接一电流源至一电源端口所构成，而该参考电压为这些二极管与该电流源的串接点电压。

9.如权利要求8所述的输出/输入端口，其特征在于：该电流源为一金属氧化物半导体晶体管，该金属氧化物半导体晶体管的一源/漏极是连接于这些串接的二极管的一端，而该金属氧化物半导体晶体管的另一源/漏极是连接于该电源端口，且该金属氧化物半导体晶体管是偏压于次启始区域。

10.如权利要求1所述的输出/输入端口，其特征在于：该分压电路是以二电容由该接合垫串接至一电源端口所构成，而该参考电压为该二电容中的串接点电压。

11.如权利要求10所述的输出/输入端口，其特征在于：每一这些电容是以一逆向的二极管所构成。

12.一种可容许高电压的静电放电保护电路，耦合于一集成电路的一接合垫，其特征在于：包含有：

一分压电路，耦合于该接合垫，且依据该接合垫上的电压以产生一较该接合垫上的电压小的参考电压；以及

一半导体控制整流器，耦合于该接合垫，其包含有一第一n型金属氧化物半导体晶体管，该第一n型金属氧化物半导体晶体管的栅极是依据该参考电压以触发该半导体控制整流器而达静电放电的目的。

13.如权利要求12所述的静电放电保护电路，其特征在于：该半导体控制整流器包含有：

一p型基底；

一n型井区，设于该p型基底内，且形成一pn接口，其中该第一n型金属氧化物半导体晶体管是设于该p型基底中，且该第一n型金属氧化物半导体晶体管的一源/漏极是设于该pn接口上；

一p型掺杂区，设于该n型井区内；

一n型接触区，设于该n型井区内，该n型接触区与该p型掺杂区是耦合于该接合垫；

一n型掺杂区，设于该p型基底内；

一p型接触区，设于该p型基底内，该p型接触区与该n型掺杂区是耦合于一电源端口；以及

一与该第一n型金属氧化物半导体晶体管串接的第二n型金属氧化物半导体晶体管，设于该n型掺杂区与该第一n型金属氧化物半导体晶体管之间的p型基底表面，而该第二n型金属氧化物半导体晶体管的栅极与一源/漏极是耦合于该n型掺杂区。

14.如权利要求12所述的静电放电保护电路，其特征在于：该分压电路所产生的参考电压不可超过该集成电路的使用电压值。

15.如权利要求12所述的静电放电保护电路，其特征在于：该分压电路是以多个二极管由该接合垫顺向串接至一电源端口所构成，而该参考电压为这些二极管中的一个串接点的电压。

16.如权利要求15所述的静电放电保护电路，其特征在于：每一二二极管为一pn结二极管、金属氧化物半导体二极管以及肖特基二极管其中之一。

17.如权利要求12所述的静电放电保护电路，其特征在于：该分压电路是以多个二极管由该接合垫顺向串接后，再经一电阻耦合至一电源端口所构成，而该参考电压为该多个二极管与该电阻的串接点电压。

18.如权利要求12所述的静电放电保护电路，其特征在于：该分压电路是以二电阻由该接合垫串接至一电源端口所构成，而该参考电压为该二电阻的串接点电压。

19.如权利要求12所述的静电放电保护电路，其特征在于：该分压电路是以多个二极管由该接合垫顺向串接后，再串接一电流源至一电源端口所构成，而该参考电压为这些二极管与该电流源的串接点电压。

20.如权利要求19所述的静电放电保护电路，其特征在于：该电流源为一金属氧化物半导体晶体管，该金属氧化物半导体晶体管的一源/漏极是连接于这些串接的二极管的一端，而该金属氧化物半导体晶体管的另一源/漏极是连接于该电源端口，且该金属氧化物半导体晶体管是偏压于次启始区域。

21.如权利要求12所述的静电放电保护电路，其特征在于：该分压电路是以二电容由该接合垫串接至一电源端口所构成，而该参考电压为该二电容中的串接点电压。

22.如权利要求21所述的静电放电保护电路，其特征在于：每一这些电容是以一逆向的二极管所构成。

Images