CN1510749A - 具有自身触发效能的静电放电防护电路 - Google Patents
具有自身触发效能的静电放电防护电路 Download PDFInfo
- Publication number
- CN1510749A CN1510749A CNA031560679A CN03156067A CN1510749A CN 1510749 A CN1510749 A CN 1510749A CN A031560679 A CNA031560679 A CN A031560679A CN 03156067 A CN03156067 A CN 03156067A CN 1510749 A CN1510749 A CN 1510749A
- Authority
- CN
- China
- Prior art keywords
- finger
- esd
- protection circuit
- coupled
- electrostatic storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001681 protective effect Effects 0.000 title description 2
- 230000003071 parasitic effect Effects 0.000 claims abstract description 47
- 230000001960 triggered effect Effects 0.000 claims abstract description 17
- 230000003068 static effect Effects 0.000 claims description 56
- 239000011159 matrix material Substances 0.000 claims description 45
- 239000000969 carrier Substances 0.000 claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 8
- 239000010931 gold Substances 0.000 claims description 8
- 229910052737 gold Inorganic materials 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 238000005457 optimization Methods 0.000 claims 5
- 238000000034 method Methods 0.000 abstract description 11
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 description 2
- 230000000712 assembly Effects 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明是有关于一种具有自我触发特性的静电放电防护电路，特别有关于一种可被均匀触发的静电放电防护电路。本发明是利用中央指状元件先导通的特性去触发其它指状元件的寄生双载子晶体管导通。在多指状的闸极接地N型金氧半晶体管结构中，将中央指状元件原本应接地的源极端，改接到其它寄生双载子晶体管的基极端。在静电放电发生时，便能利用中央指状元件先导通去触发所有其它指状元件的寄生双载子晶体管导通，而达到均匀导通的特性。借由此种方式，由多指结构所形成的静电放电防护电路(NMOS或PMOS)可以均匀地被触发而导通静电放电电流。此发明不会增加组件布局面积，却能大大地增加静电放电耐受度。
Description
技术领域
本发明是有关于一种具有自我触发特性的静电放电防护电路，特别有关于一种可被均匀触发的静电放电防护电路。
背景技术
静电放电是在一集成电路浮接之下，大量的电能由外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。此外，在静电放电时会产生数百甚至数千伏特的高压，如此的高压将会打穿集成电路中输入级所使用的闸极氧化层，而导致电路错误。随着集成电路不断地微缩化，闸极氧化层的厚度也越来越薄，在此种趋势下，使用保护组件来疏导静电放电能量以保护闸极氧化层不受损害是十分必需的。
静电放电现象的模式主要有四种：人体放电模式(HBM)、机械放电模式(MM)、组件充电模式(CDM)及电场感应模式(FIM)。对一般集成电路产品来说，在静电放电的表现上，均被要求要能通过人体放电模式、机械放电模式及组件充电模式的测试，例如高于±2000伏特的人体放电模式、高于±200伏特的机械放电模式及高于±1000伏特的充电组件放电模式。为了能够承受如此高的静电放电电压，集成电路产品通常必需使用具有高效能、高耐受力的静电放电保护组件，这些组件亦通常占据了相当大的布局面积。
为了达成上述的目的，目前已有多种静电放电保护组件被提出：
(1)闸极接地N型金氧半装置(GGNMOS)或闸极接供应电位的P型金氧半装置(Gate-to-VDD PMOS)。如图1所示，在集成电路正常操作下，静电放电保护组件是处于关闭的状态，并不会影响集成电路输出入接合垫上的电位。在所有互补金氧半导体(CMOS)的制程技术中，汲极接合面的崩溃电压几乎是小于闸极氧化层的崩溃电压，此种现象亦为静电放电保护组件设计的基本特性。随着闸极长度不断地减短，汲极接合面与闸极氧化层的崩溃电压差值也越来越小，因此设计误差的容许量也越来越小。意即，如果静电放电保护组件的设计或制程没有达到最佳状态，闸极氧化层很可能在汲极接合面崩溃之前就已被损坏。在进行正向(与VSS反向)电压的静电放电测试时，对VDD放电，寄生二极管Dp(P+汲极/N井)是处于顺偏状态而导通静电放电电流，但其并非导因于任何崩溃现象的产生。对VSS放电，闸极接地的NMOS Mn将在汲极端发生崩溃，而产生基体电流。由于此基体电流会在基体电阻两端产生压差，此压差将进一步使寄生双载子晶体管NPN(汲极/基体/源极)的基极电位被拉高。一旦寄生双载子晶体管的基极/射极接合面因基极电位拉高而产生顺偏现象时，此晶体管将被开启而开始导通静电放电电流。另外，输出入接合垫的电位将会被钳制于此晶体管的保持电位值。另一方面，在进行负向电压(与VDD反向)的静电放电测试时，对VSS放电，寄生二极管Dn(P型基体/N+汲极)是处于顺偏状态而导通静电放电电流，但其亦非导因于任何崩溃现象的产生。对VDD放电，闸极接至供应电位的PMOS Mp的汲极将产生崩溃现象。此时与闸极接地的NMOS类似，其寄生双载子晶体管PNP(汲极/N井/源极)亦发生顺偏而导通静电放电电流。
(2)具有相同基体电阻值的输入保护电路。在传统多指结构的NMOS中，由于位于中央的指状元件具有稍高的基体电阻值，因此该指状元件通常是第一个被触发的。当中央的指状元件导通时，接合垫上的电位将被钳制于一较低的电位且使得其它的指状元件不作用。所有的静电放电电流将汇集于中央部的指状元件，而造成因过热所引发的损坏。对于NMOS来说，使用这种布局方式时，是无法经由增加保护电路的布局面积而达成提高静电放电耐受力的。因此，在台湾集成电路公司的美国专利第5811856号中，提出了一种新的布局方法，如图2所示。此种新布局法是借由在每一个指状元件的源极旁增加一个P+掺杂区，而使得每一个寄生双载子晶体管的基极电阻约略相同。当输出入接合垫遭静电放电袭击时，所有的寄生晶体管将同时被触发且导通等量的静电放电电流，因而避免了因电流集中而发生过热损毁的现象。
(3)使用闸极耦合技术的静电放电保护组件。如图3所示，此种组件包含了电容Cp1及Cn1、电阻Rp及Rn、一NMOS晶体管Mn、以及一PMOS晶体管Mp。NMOS晶体管Mn的汲极是耦接至输出入接合垫21，其源极是耦接至VSS；而PMOS晶体管Mp的汲极亦耦接至输出入接合垫21，其源极则耦接至VDD。电容Cn1及Cp1则分别耦接于输出入接合垫21与NMOS晶体管Mn的闸极、及PMOS晶体管Mp的闸极之间。电阻Rn及Rp则分别耦接于VSS及VDD与NMOS晶体管Mn的闸极、及PMOS晶体管Mp的闸极之间。电容Cn1、Cp1及电阻Rn、Rp是用以在静电放电发生时，将部分电压耦合至NMOS晶体管Mn及PMOS晶体管Mp的闸极，因此其值可依所需耦合的电压大小而调整。此种静电放电保护组件可具有一低触发电压，适于做为薄闸极氧化层集成电路的保护组件。此外，在NMOS中会发生的非均匀触发现象亦被改善。
(4)使用基体触发技术的静电放电保护组件。如图4所示，与使用闸极耦合的静电放电保护组件类似，其具有一电容C1、一电阻R1及一NMOS晶体管M5。晶体管M5的汲极是耦接至输出入接合垫8，其源极是耦接至VSS，其闸极则与源极耦接。电容C1是耦接于输出入接合垫8与晶体管M5的基体间。电阻R1是耦接于VSS及晶体管M5的基体间。电容C1及电阻R1是用以在静电放电发生时，将部分电压耦合至NMOS晶体管M5的基体，其值可依所需耦合的电压大小而调整。因此，其中的寄生双载子晶体管可以不经由崩溃现象的产生即能被触发导通。此外，借由此种技术，NMOS晶体管的触发电压也因而被降低，非均匀触发的现象亦获得改善。
然而，以上所提及的静电放电保护组件均需要较大的布局面积才能提供足够的静电耐受度且其非均匀触发的现象仅获得改善但依旧存在。因此，目前仍需要对于静电放电防护电路进行改良而使其能够具有面积小、可均匀触发的特性。
发明内容
为了解决上述问题，本发明提供一种面积小、可均匀触发的静电放电防护电路。
本发明的第一目的在于提供一种静电放电防护电路，适用于一具有输出入接合垫的集成电路，该静电放电防护电路包括：一金氧半(MOS)晶体管，具有多指状元件，其中指状元件均具有寄生双载子晶体管，该指状元件的汲极是耦接至该输出入接合垫而源极耦接至一电位，且在所有指状元件中至少一个具有最大基体电阻的指状元件的源极耦接至该些寄生双载子晶体管的基极。
本发明的第二目的在于提供一种静电放电防护电路，适用于一具有输出入接合垫的集成电路，该静电放电防护电路包括：一金氧半(MOS)晶体管，具有多指状元件，其中指状元件均具有寄生双载子晶体管，该指状元件的汲极是耦接至该输出入接合垫而源极耦接至一电位，且在所有指状元件中至少一个具有最大基体电阻的指状元件的源极耦接至其它指状元件的闸极。
本发明的第三目的在于提供一种静电放电防护电路，适用于一具有输出入接合垫的集成电路，该静电放电防护电路包括：一金氧半(MOS)晶体管，具有多指状元件，其中指状元件均具有寄生双载子晶体管，该指状元件的汲极是耦接至该输出入接合垫，闸极耦接至一电位，源极耦接至一接地电位，且在所有指状元件中至少一个具有最大基体电阻的指状元件的源极耦接至所有该些寄生双载子晶体管的基极以及所有其它指状元件的闸极。
本发明的第四目的在于提供一种静电放电防护电路，适用于一具有输出入接合垫的集成电路，该静电放电防护电路包括：一金氧半(MOS)晶体管，具有多指状元件，其中指状元件均具有寄生双载子晶体管，该指状元件的汲极是耦接至该输出入接合垫，而源极与门极共同耦接至一接地电位，且在所有指状元件中有一定数量的具有最大基体电阻的指状元件被选择将其源极耦接至所有该些寄生双载子晶体管的基极。
本发明的此种新的静电放电防护电路并不会使用较多的布局面积，但却大大地增加了静电放电的耐受力。
附图说明
图1显示了传统闸极接地NMOS与闸极接供应电位的PMOS静电放电防护电路；
图2显示了传统具有相同基体电阻值的静电放电防护电路；
图3显示了传统使用闸极耦合技术的静电放电防护电路；
图4显示了传统基体触发技术的静电放电防护电路；
图5显示了本发明第一实施例中的静电放电防护电路；
图6显示了本发明第一实施例中的另一静电放电保电路；
图7显示了图5中静电放电保电路的剖面图；
图8显示了本发明第二实施例中的静电放电防护电路；
图9显示了本发明第二实施例中的另一静电放电防护电路；
图10显示了图8中静电放电保电路的剖面图；
图11显示了本发明第三实施例中的静电放电防护电路；
图12显示了图11中静电放电防护电路的剖面图；
图13显示本发明第四实施例中的另一静电放电防护电路。
符号说明：
200、21、8～输出入接合垫
223～MOS晶体管
224～寄生二极管
5～基体
50、120、130、140、221、225、RG1-RGn～电阻
222～电容
100、110、150～寄生双载子晶体管
40～接地点
10a、20、60、70、72、77、80、10b～掺杂区
90～闸极层
95～闸极氧化层
23、9～内部电路
10～静电放电防护电路
100～前置驱动器
F1-Fn～指状元件
具体实施方式
以下，就图式说明本发明的静电放电防护电路的实施例。
本发明揭露了一种以基体自我触发的静电放电防护电路，可均匀地使多指状的闸极接地NMOS被触发。位于中央的指状元件，其源极并非接地，而是耦接至寄生双载子晶体管的基极，而形成一可触发其它指状元件中寄生双载子晶体管的组件。此种新的静电放电防护电路并不会使用较多的布局面积，但却大大地增加了静电放电的耐受力。
第一实施例(基体触发)：
闸极接地NMOS晶体管在I-V特性曲线上具有一个明显地“跳回”(snap-back)现象，这是造成多指结构的NMOS无法被均匀触发的主因。此外，在传统的布局法中，中央部指状元件的寄生双载子晶体管通常具有最大的基体电阻值，因此非常容易被触发。一旦中央部的寄生双载子晶体管被触发，输出入接合垫上的电位就被钳制在一低电位上，不可能高过汲极与基体(井区)接合面的崩溃电压值。换句话说，所有的静电放电电流都将经由中央部的指状元件排放，而造成此指状元件的损毁。最后将导致整个静电放电保护组件失去作用，而使用此保护组件的集成电路将无法通过静电放电的测试。只要这种非均匀触发现象存在，静电放电保护组件的耐受力即使在增加布局面积下，也无法提高其耐受度。本发明直接使用了这种“中央部指状元件被首先触发”的现象来间接触发其它的指状元件共同分担静电放电电流，避免中央部的指状元件损毁。
图5显示了本发明第一实施例中的静电放电防护电路。其包括了闸极接地NMOS指状元件F1～Fn，除了中央部的指状元件Fn/2外，每一个指状元件形成有一个寄生双载子晶体管，且其汲极耦接至输出入接合垫200，闸极及源极接地。在这些指状元件中，至少有一个会具有最大基体电阻值(通常为中央部的指状元件)，这个指状元件的源极是耦接至所有寄生双载子晶体管的基极而非接地，如图5所示的中央部指状元件Fn/2。
图6显示了本发明第一实施例中的另一种静电放电防护电路。其包括了指状NMOSF1～Fn，除了中央部的指状元件Fn/2外，每一个指状元件形成有一个寄生双载子晶体管，且其汲极耦接至输出入接合垫200，闸极耦接至一前置驱动器(pre-driver)100，而源极接地。同样地，在这些指状元件中，至少有一个会具有最大基体电阻值(通常为中央部的指状元件)，这个指状元件的源极是耦接至所有寄生双载子晶体管的基极而非接地，如图6所示的中央部指状元件Fn/2。
图5及图6所示的电路结构相似，其触发原理亦相似。当一静电放电脉冲在输出入接合垫200上产生时，中央部的指状元件Fn/2被触发而导通静电放电电流。静电放电电流经由汲极、通道区及源极而流向所有寄生双载子晶体管的基极。这个从中央部指状元件流出的静电放电电流会在基体电阻两端产生压差，而拉高所有寄生双载子晶体管基极的电位。如此将使所有寄生双载子晶体管发生导通现象，而共同分担静电放电电流，提高了整体静电放电的耐受度。图7显示了本发明第一实施例中的静电放电防护电路的剖面图。其所使用的布局面积与传统闸极接地NMOS的静电放电保护组件相同，意即，本实施例可在不增加布局面积的条件下，提高静电放电防护电路的耐受度。
第二实施例(闸极触发)：
图8显示了本发明第二实施例中的静电放电防护电路。其包括了NMOS指状元件F1～Fn，除了中央部的指状元件Fn/2外，每一个指状元件形成有一个寄生双载子晶体管，且其汲极耦接至输出入接合垫200，源极接地，闸极透过电阻接地。在这些指状元件中，至少有一个会具有最大基体电阻值(通常为中央部的指状元件)，这个指状元件的源极是耦接至所有指状元件的闸极而非接地，如图8所示的中央部指状元件Fn/2。
图9显示了本发明第二实施例中的另一种静电放电防护电路。其包括了NMOS指状元件F1～Fn，除了中央部的指状元件Fn/2外，每一个指状元件形成有一个寄生双载子晶体管，且其汲极耦接至输出入接合垫200，闸极耦接至一前置驱动器(pre-driver)100而源极接地。同样地，在这些指状元件中，至少有一个会具有最大基体电阻值(通常为中央部的指状元件)，这个指状元件的源极是耦接至所有指状元件的闸极而非接地，如图9所示的中央部指状元件Fn/2。
图8及图9所示的电路结构相似。若中央部指状元件Fn/2的闸极及源极是耦接至前置驱动器100，当其闸极电位为高电位时，其它指状元件会将输出入接合垫200的电位钳制在一低电位上。由于源极与闸极相连，中央部指状元件Fn/2起初是处于关闭的状态。然而由于晶体管的源极与汲极在电性上是可互换的，一旦输出入接合垫200的电位降低至低电位时，中央部指状元件Fn/2便会被导通，将会有电流自前置驱动器100流向输出入接合垫200。为了避免这种误动作，图9中的中央部指状元件Fn/2的闸极是经由一电阻RGN/2而耦接至接地点。当一正向静电放电电压施加于输出入接合垫200时，图8或图9中的中央部指状元件Fn/2将被触发而导通一电流，流向所有其它指状元件的闸极电阻RG1～RGN，或是流向所有其它指状元件所连接的前置驱动器100。由于电阻RGi上会因此而产生压差，此一压差会使得所有其它指状元件的闸极电位被提高，而进一步降低了寄生双载子晶体管的触发电压值，同时也加大了闸极-源极压差Vgs。因此，所有的指状元件将被更快速、更有效地触发而导通静电放电电流。图10显示了此静电放电防护电路相对的剖面图。
第三实施例(同时利用基体与门极触发)：
图11显示了本发明第三实施例的静电放电防护电路，其结合了图5及图8中静电放电防护电路设计的概念，同时使用了闸极及基体触发的机制，包括了NMOS指状元件F1～Fn，除了中央部的指状元件Fn/2外，每一个指状元件形成有一个寄生双载子晶体管，且其汲极耦接至输出入接合垫200，源极接地，闸极透过电阻接地。在这些指状元件中，至少有一个会具有最大基体电阻值(通常为中央部的指状元件)，这个指状元件的源极并非接地，而是同时耦接至所有指状元件的闸极以及所有寄生双载子晶体管的基极，如图11所示的中央部指状元件Fn/2。图12则显示了其相对的剖面图。
其操作原理与第一及第二实施类似，当静电放电脉冲在输出入接合垫200上产生时，中央部指状元件Fn/2的电流将同时提高所有指状元件的闸极电位及所有寄生双载子晶体管的基极电位，如此使得整个静电放电电路的触发电压值降低，均匀地触发了每一指状元件而提高静电放电的耐受力。
第四实施例(以多指组件做为触发组件)：
图13显示了本发明第四实施例中的静电放电防护电路。其与图5中的静电放电防护电路类似，不同的处在于其具有最大基体电阻的指状元件非仅中央部指状元件而已，而是有多个指状元件均具有最大基体电阻值。
本实施例中的静电放电保护组件较第一、二、三实施中的静电放电防护电路具有的优点为：其做为触发组件的指状元件数目可以依设计需要调整，而非仅有一个。在需要更快速或更大触发电流时，可选择中央部附近两个、三个或更多的指状元件做为触发组件，以使静电放电防护电路的表现最佳化而符合静电放电测试规格的要求。此外，第一、第二及第三实施例中的静电放电防护电路亦可同样地选择多个指状元件做为触发组件。
Claims (22)
1.一种具有自身触发效能的静电放电防护电路，适用于一具有输出入接合垫的集成电路，其特征在于该静电放电防护电路包括：
一金氧半(MOS)晶体管，具有多指状元件结构，其中指状元件均具有寄生双载子晶体管，该指状元件的汲极是耦接至该输出入接合垫而源极耦接至一电位，且在所有指状元件中至少一个具有最大基体电阻的指状元件的源极耦接至该些寄生双载子晶体管的基极。
2.根据权利要求1所述的具有自身触发效能的静电放电防护电路，其特征在于：该具有最大基体电阻的指状元件是位于该些指状元件的中央。
3.根据权利要求1所述的具有自身触发效能的静电放电防护电路，其特征在于：该些指状元件中有具有最大基体电阻的指状元件被选择用以使该静电放电保护组件的触发电流最佳化。
4.根据权利要求2所述的具有自身触发效能的静电放电防护电路，其特征在于：当该输出入接合垫遭受静电袭击时，该位于中央的指状元件被触发导通并引发一电流，导通所有其它的寄生双载子晶体管。
5.根据权利要求1所述的具有自身触发效能的静电放电防护电路，其特征在于：该些指状元件的闸极是与源极共同耦接至该电位。
6.根据权利要求1所述的具有自身触发效能的静电放电防护电路，其特征在于：该些指状元件的闸极是耦接至一前置驱动器(pre-driver)。
7.根据权利要求1所述的具有自身触发效能的静电放电防护电路，其特征在于：该具有最大基体电阻的指状元件的源极是耦接至其它指状元件的闸极。
8.根据权利要求7所述的具有自身触发效能的静电放电防护电路，其特征在于：该些指状元件中有具有最大基体电阻且其源极耦接至其它指状元件闸极的指状元件被选择用以使该静电放电保护组件的触发电流最佳化。
9.一种具有自身触发效能的静电放电防护电路，适用于一具有输出入接合垫的集成电路，其特征在于该静电放电防护电路包括：
一金氧半(MOS)晶体管，具有多指状元件，其中指状元件均具有寄生双载子晶体管，该指状元件的汲极是耦接至该输出入接合垫而源极耦接至一电位，且在所有指状元件中至少一个具有最大基体电阻的指状元件的源极耦接至其它指状元件的闸极。
10.根据权利要求9所述的具有自身触发效能的静电放电防护电路，其特征在于：该具有最大基体电阻的指状元件是位于该些指状元件的中央。
11.根据权利要求9所述的具有自身触发效能的静电放电防护电路，其特征在于：该些指状元件中有具有最大基体电阻的指状元件被选择用以使该静电放电保护组件的触发电流最佳化。
12.根据权利要求9所述的具有自身触发效能的静电放电防护电路，其特征在于：当该输出入接合垫遭受静电袭击时，该位于中央的指状元件被触发导通并引发一电流，导通所有其它的寄生双载子晶体管。
13.根据权利要求9所述的具有自身触发效能的静电放电防护电路，其特征在于：该些指状元件的闸极是与源极共同耦接至该电位。
14.根据权利要求9所述的具有自身触发效能的静电放电防护电路，其特征在于：该些指状元件的闸极是耦接至一前置驱动器(pre-driver)。
15.根据权利要求9所述的具有自身触发效能的静电放电防护电路，其特征在于：该具有最大基体电阻的指状元件的源极是耦接至该些寄生双载子晶体管的基极。
16.根据权利要求15所述的具有自身触发效能的静电放电防护电路，其特征在于：该些指状元件中有具有最大基体电阻且其源极耦接至该些寄生双载子晶体管基极的指状元件被选择用以使该静电放电保护组件的触发电流最佳化。
17.一种具有自身触发效能的静电放电防护电路，适用于一具有输出入接合垫的集成电路，其特征在于该静电放电防护电路包括：
一金氧半(MOS)晶体管，具有复数指状元件，其中部分指状元件具有复数寄生双载子晶体管，该些部分指状元件的汲极是耦接至该输出入接合垫而源极耦接至一电位、汲极耦接至一接地电位，且在所有指状元件中至少一个具有最大基体电阻的指状元件的源极耦接至所有该些寄生双载子晶体管的基极以及所有其它指状元件的闸极。
18.根据权利要求17所述的具有自身触发效能的静电放电防护电路，其特征在于：该具有最大基体电阻的指状元件是位于该些指状元件的中央。
19.根据权利要求17所述的具有自身触发效能的静电放电防护电路，其特征在于：该些指状元件中有具有最大基体电阻的指状元件被选择用以使该静电放电保护组件的触发电流最佳化。
20.根据权利要求17所述的具有自身触发效能的静电放电防护电路，其特征在于：当该输出入接合垫遭受静电袭击时，该位于中央的指状元件被触发导通并引发一电流，导通所有其它的寄生双载子晶体管。
21.一种具有自身触发效能的静电放电防护电路，适用于一具有输出入接合垫的集成电路，其特征在于该静电放电防护电路包括：
一金氧半(MOS)晶体管，具有复数指状元件，其中部分指状元件具有复数寄生双载子晶体管，该些部分指状元件的汲极是耦接至该输出入接合垫而源极及汲极共同耦接至一接地电位，且在所有指状元件中有具有最大基体电阻的指状元件被选择将其源极耦接至所有该些寄生双载子晶体管的基极。
22.根据权利要求21所述的具有自身触发效能的静电放电防护电路，其特征在于：该些被选择的指状元件数量是依使该静电放电保护组件的触发电流最佳化的考量而决定。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/325,892 US6744107B1 (en) | 2002-12-23 | 2002-12-23 | ESD protection circuit with self-triggered technique |
| US10/325,892 | 2002-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1510749A true CN1510749A (zh) | 2004-07-07 |
Family
ID=32326025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA031560679A Pending CN1510749A (zh) | 2002-12-23 | 2003-08-29 | 具有自身触发效能的静电放电防护电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6744107B1 (zh) |
| CN (1) | CN1510749A (zh) |
| TW (1) | TWI222203B (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100446240C (zh) * | 2005-12-06 | 2008-12-24 | 上海华虹Nec电子有限公司 | 集成电路中的静电保护电路 |
| CN100446239C (zh) * | 2005-12-06 | 2008-12-24 | 上海华虹Nec电子有限公司 | 集成电路中的静电保护电路 |
| CN101834184A (zh) * | 2010-03-23 | 2010-09-15 | 浙江大学 | 一种衬底触发的栅极接地nmos管 |
| CN102054840B (zh) * | 2009-11-05 | 2012-08-01 | 上海宏力半导体制造有限公司 | 静电放电保护装置 |
| CN104035619A (zh) * | 2014-06-13 | 2014-09-10 | 上海思立微电子科技有限公司 | 一种基于esd保护的生物识别感应装置 |
| CN113690870A (zh) * | 2021-10-27 | 2021-11-23 | 苏州浪潮智能科技有限公司 | 一种静电放电电路及信号传输系统 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394630B2 (en) * | 2002-10-11 | 2008-07-01 | Ming-Dou Ker | Electrostatic discharge protection device for mixed voltage interface |
| DE10301586B3 (de) * | 2003-01-17 | 2004-02-26 | Micronas Gmbh | Integrierte Schaltung |
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| US7518192B2 (en) * | 2004-11-10 | 2009-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Asymmetrical layout structure for ESD protection |
| US7580233B2 (en) * | 2005-10-21 | 2009-08-25 | Via Technologies, Inc. | Protecting circuits from electrostatic discharge |
| US8022498B1 (en) * | 2007-03-26 | 2011-09-20 | Synopsys, Inc. | Electrostatic discharge management apparatus, systems, and methods |
| US7826185B2 (en) * | 2007-03-28 | 2010-11-02 | International Business Machines Corporation | Structure and circuit technique for uniform triggering of multifinger semiconductor devices with tunable trigger voltage |
| US7714356B2 (en) * | 2007-10-31 | 2010-05-11 | International Business Machines Corporation | Design structure for uniform triggering of multifinger semiconductor devices with tunable trigger voltage |
| US9548295B2 (en) | 2012-09-25 | 2017-01-17 | Infineon Technologies Ag | System and method for an integrated circuit having transistor segments |
| US9640527B2 (en) | 2015-06-02 | 2017-05-02 | United Microelectronics Corp. | Electrostatic discharge protection device with parasitic bipolar junction transistors |
| JP7396774B2 (ja) * | 2019-03-26 | 2023-12-12 | ラピスセミコンダクタ株式会社 | 論理回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW320773B (en) * | 1996-11-25 | 1997-11-21 | Winbond Electronics Corp | Multi-finger MOS component |
-
2002
- 2002-12-23 US US10/325,892 patent/US6744107B1/en not_active Expired - Lifetime
-
2003
- 2003-08-29 CN CNA031560679A patent/CN1510749A/zh active Pending
- 2003-09-29 TW TW092126804A patent/TWI222203B/zh not_active IP Right Cessation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100446240C (zh) * | 2005-12-06 | 2008-12-24 | 上海华虹Nec电子有限公司 | 集成电路中的静电保护电路 |
| CN100446239C (zh) * | 2005-12-06 | 2008-12-24 | 上海华虹Nec电子有限公司 | 集成电路中的静电保护电路 |
| CN102054840B (zh) * | 2009-11-05 | 2012-08-01 | 上海宏力半导体制造有限公司 | 静电放电保护装置 |
| CN101834184A (zh) * | 2010-03-23 | 2010-09-15 | 浙江大学 | 一种衬底触发的栅极接地nmos管 |
| CN101834184B (zh) * | 2010-03-23 | 2011-08-03 | 浙江大学 | 一种具有衬底触发的栅极接地nmos管的器件 |
| CN104035619A (zh) * | 2014-06-13 | 2014-09-10 | 上海思立微电子科技有限公司 | 一种基于esd保护的生物识别感应装置 |
| CN104035619B (zh) * | 2014-06-13 | 2017-02-15 | 上海思立微电子科技有限公司 | 一种基于esd保护的生物识别感应装置 |
| CN113690870A (zh) * | 2021-10-27 | 2021-11-23 | 苏州浪潮智能科技有限公司 | 一种静电放电电路及信号传输系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200411898A (en) | 2004-07-01 |
| TWI222203B (en) | 2004-10-11 |
| US6744107B1 (en) | 2004-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1103121C (zh) | 具有静电防护能力的cmos输出缓冲器 | |
| CN1510749A (zh) | 具有自身触发效能的静电放电防护电路 | |
| CN1144288C (zh) | 带有保护电路的半导体器件 | |
| CN1841873A (zh) | 静电放电防护电路及其布局 | |
| CN1741269A (zh) | 使用三重阱结构的基底触发的静电保护电路 | |
| CN1881582A (zh) | 静电放电防护电路以及半导体结构 | |
| CN1135620C (zh) | 半导体电路的保护电路 | |
| CN1855494A (zh) | 用于半导体装置的具有scr结构的esd保护电路 | |
| CN1360347A (zh) | 静电放电保护电路 | |
| CN1396662A (zh) | 绝缘层有硅的低电压触发硅控整流器及静电放电防护电路 | |
| CN1132936A (zh) | 静电放电防护电路 | |
| CN1630078A (zh) | 半导体器件 | |
| CN1210801C (zh) | 改进的静电放电二极管结构 | |
| CN1901192A (zh) | 高电压静电放电防护装置及其制作方法 | |
| CN1913276A (zh) | 用于静电放电保护电路的可控硅整流器及其结构 | |
| CN1630079A (zh) | 静电放电保护器件及其制造方法 | |
| CN1870436A (zh) | 信号调整电路、拉低电路以及推高电路 | |
| CN100341152C (zh) | 半导体集成电路器件 | |
| CN1209816C (zh) | 一种静电放电防护组件及静电放电防护电路 | |
| CN2743976Y (zh) | 静电放电保护电路 | |
| CN1283003C (zh) | 静电放电保护电路 | |
| CN1241262C (zh) | 静电放电防护电路与相关的金属氧化半导体晶体管结构 | |
| CN100338770C (zh) | 静电放电保护电路 | |
| CN1252814C (zh) | 可容许高电压的输出/输入端口及静电放电保护电路 | |
| CN1542961A (zh) | 具有均匀导通设计的静电放电防护电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |