CN1135620C - 半导体电路的保护电路 - Google Patents
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Abstract
公开了一种保护电路，其包括由一组p沟道型晶体管组成的静电保护装置，其中第一p沟道型晶体管的源电极，栅电极，和基片电极被接到一个高压电源接线端，第二p沟道型MOS晶体管的漏电极被接到一个低压电源接线端，第二p沟道型基片的基片电极被接到高压电源接线端，第一p沟道型晶体管的漏电极，第二p沟道型MOS晶体管的源电极和栅电极被共同地接到一个外部接线端和一个内部电路上。
Description
技术领域
本发明涉及一种用于半导体电路的保护电路，具体地说是涉及一种连到一个输入端及一个输出端的保护电路。
背景技术
无论在制造，组装，及操作的每种情况中何时触摸半导体器件，都应十分小心以防止由于静电而导致的击穿。静电放电会导致性能的降低，结的击穿，氧化膜的损坏。近年来，半导体器件被急剧地微型化。然而，半导体器件的微型化使其对由于静电而引起的击穿的抵抗力降低了。因此，防止静电放电的防范措施就变得尤为重要。
在由于静电而引起的击穿的最常见的例子中，人体的静电引起了静电放电。有时电压可达几千伏。这种放电可以使半导体器件的电极熔化，P-N结断裂，及氧化膜击穿。
一个使用MOS晶体管的半导体器件具有一个与此晶体管绝缘的栅电极。特别地，该半导体器件没有足够的抵抗力以防止由于静电所引起的击穿。因此，需要对静电的防范措施。作为这种防范措施的一种常规方法，是在一个输入端和输入电路之间放置一个保护电路以使保护电路吸收过高的电压。
一个保护电路包括一个电阻，一个p-n二极管，一个电阻及一个p-n二极管的组合，一个电阻及一个MOS二极管的组合，等等。
图7A所示为这样一个半导体器件的常规静电保护电路结构的等效电路。参照图7A，保护电路包括一个p沟道型MOS晶体管P1和一个n沟道型MOS晶体管N1。p沟道型MOS晶体管P1的一个源电极，一个栅电极，和一个基片电极被连到一个高压电源VDD。n沟道型MOS晶体管N1一个源电极，一个栅电极，和一个基片电极被连到一个低压电源VSS。p沟道型MOS晶体管P1的漏区和n沟道型MOS晶体管N1的漏区被连到一个半导体集成电路的一个外部接线端和一个内部电路上。
图7B所示为图7A所示的保护电路的结构的剖面图。参照图7B，形成在一个p型基片上的一个n阱区中的p沟道型MOS晶体管P1的一个源电极S1和一个栅电极G1通过一条金属线M1连到一个高压电源VDD上。此外，源电极S1和栅电极G1还通过一个接触C1连到n阱区。
另一方面，n沟道型MOS晶体管N1的一个栅电极G2和一个源电极S2通过一条金属线M3连到一个低压电源VSS上。此外，栅电极G2和源电极S2还通过一个接触C2连到一个p型基片上。
p沟道型MOS晶体管P1的漏电极D1和n沟道型MOS晶体管N1的漏电极D2通过一条金属线M2连到一个外部接线端和一个内部电路。晶体管P1和N1由一个场氧化物膜SiO2绝缘。在这些包括各自电极的器件的前表面上形成一个氧化物膜以使金属线与这些器件的电极绝缘。
当一个高于电源电压的电压被加载到外部接线端时，n沟道型MOS晶体管N1的电压变得高于一个阈值，并由此在n沟道型MOS晶体管N1中产生一个电流。与此相反，当一个低于VSS的电压被加载到外部接线端时，在p沟道型MOS晶体管P1中产生一个电流。当一个异常的电压被加载到外部接线端时，在n沟道型MOS晶体管N1中或p沟道型MOS晶体管P1中产生一个电流以保护内部电路。
一个pnp型寄生双极型晶体管Tr1被形成在p沟道型MOS晶体管P1的源电极和漏电极之间。一个npn型寄生双极型晶体管Tr2被形成在n沟道型MOS晶体管N1的源电极和漏电极之间。
寄生晶体管Tr2在n沟道侧的基极电压变得与沟段ch2的电压相等。然而，由于基极电极和接头C2之间有一定的间隔，一个寄生电阻R2便占据了其间的位置。
当一个与低压电源VSS相比超标的正电压被加载到n沟道型MOS晶体管N1的漏电极上时，在n型漏电极D2与p型基片sub之间的连接中产生一个雪崩击穿电流。
由于寄生电阻R2不为0，沟段ch2的电压(即，寄生晶体管Tr2的基极电压)便升高了。因此，寄生晶体管Tr2快速反向。图2所示为源-漏电压VDS与源-漏电流IDS在出现快速反向现象时的关系图。参照图2，被快速反向的寄生晶体管Tr2上的电压VSBN低于雪崩击穿初始阶段的电压BVDSS。
因此，寄生晶体管Tr2将超标电压箝压为在其被快速反向处的电压VSBN。同样地，p沟道侧的寄生晶体管Tr1将超标电压箝制为VSBP。
抗静电电涌等现象的击穿耐压的实验结果表明寄生晶体管在n沟道型晶体管快速反向的情况中比在p沟道型晶体管快速反向的情况中更容易击穿。
换句话说，由于形成在一个n沟道型MOS晶体管N1中的寄生晶体管是npn型，在寄生晶体管快速反向后，其往往会局部发热和击穿。由于一个器件中的电子具有比空穴更高的移动性，一个npn晶体管往往会快速反向。此外，寄生晶体管的幅度hfe很大程度上依赖于温度。因此，电流和热量往往会集中在寄生晶体管中，从而导致击穿。
此外，由于在保护电路中使用了n沟道型和p沟道型两种类型的MOS晶体管，所以很难减小其尺寸。
换句话说，由于n沟道型MOS晶体管的漏电极和源电极的杂质与p沟道型MOS晶体管中的不同，所以不能共同形成漏电极和源电极。
发明内容
本发明是从上述观点中产生的。本发明的一个目的是提供一种难于被静电击穿并且不占用较多的芯片面积的保护电路。
根据本发明的上述目的，提供了一种保护电路，其包括一个由一组p沟道型金属氧化物半导体晶体管组成的静电保护装置，其中第一p沟道型金属氧化物半导体晶体管的源电极、栅电极和基片电极被接到一个高压电源接线端，第二p沟道型金属氧化物半导体晶体管的漏电极被接到一个低压电源接线端，第二p沟道型基片的基片电极被接到高压电源接线端，第一p沟道型金属氧化物半导体晶体管的漏电极、第二p沟道型金属氧化物半导体晶体管的源电极和栅电极被共同地接到一个外部接线端和一个内部电路上。
静电保护装置的第一p沟道型金属氧化物半导体晶体管和第二p沟道型金属氧化物半导体晶体管被形成在相同的n阱区中。
第一p沟道型金属氧化物半导体晶体管的源电极和第二p沟道型金属氧化物半导体晶体管的漏电极由相同的导电层形成在静电保护装置的相同的n阱区中。
根据本发明的上述目的，还提供了一种保护电路，其包括：第一金属线，用于连接形成于置于一个第一导电类型的半导体基片上的第二导电类型的第一阱区中的一个第一导电类型的第一晶体管的源电极及栅电极，第一阱区，和一个高压电源；第二金属线，用于连接第一晶体管的漏与形成于第二导电类型的第二阱区中的第一导电类型的第二晶体管的源电极及栅电极，第二阱区与第一阱区相邻；第三金属线，用于连接第二晶体管的一个漏电极和一个低压电源；第四金属线，用于连接第二导电类型的第二阱区与高压电源，其中第二阱区和第一金属线相连；其中第二金属线被连到一个半导体电路的输入和输出端。
根据本发明的上述目的，还提供了一种保护电路，其包括：第一金属线，用于连接形成于置于一个第一导电类型半导体基片上的第二导电类型的第一阱区中的一个第一导电类型第一晶体管的源电极及栅电极，第一阱区，和一个高压电源；第二金属线，用于连接第二晶体管的源电极及栅电极，第一晶体管的漏与第一导电类型的第二晶体管的源电极是共同形成的；第三金属线，用于连接第二晶体管的一个漏电极和一个低压电源；其中第二金属线被连到一个半导体电路的输入和输出端。
附图说明
本发明的这些和其它的目的，特点和优点将从接下来的对如附图所示的本发明的最佳实施例的详细说明中变得更加显而易见。
图1A所示为根据本发明的第一实施例的保护电路的结构的等效电路图；
图1B所示为根据本发明的第一实施例的保护电路的结构的剖面图；
图2所示为在出现快速反向现象的情况中源-漏电压VDS(在X轴上)和源-漏电流IDS(在Y轴上)的关系图；
图3A所示为用于说明静电电荷流向低压电源VSS的状态的等效电路；
图3B所示为用于说明静电电荷流向高压电源VDD的状态的等效电路；
图4所示为击穿点VSBP对晶体管的结构的相关性图；
图5所示为击穿点VSBP与击穿耐压之间的关系图；
图6所示为根据本发明的第一实施例的一个改进型的保护电路的结构的剖面图；
图7A所示为常规保护电路的结构的等效电路图；
图7B所示为常规保护电路的结构的剖面图；
具体实施方式
接下来，将参照附图对本发明的一个实施例进行说明。图1A所示为根据本发明的第一实施例的保护电路的结构的等效电路图。参照图1A，保护电路包括一个p沟道型MOS晶体管P1和一个p沟道型MOS晶体管P2。p沟道型MOS晶体管P1的一个源电极，一个栅电极，和一个基片电极被连到一个高压电源VDD上。p沟道型MOS晶体管P2的一个漏电极被连到一个低压电源VSS上。p沟道型MOS晶体管P2的一个基片电极被连到高压电源VDD上。p沟道型MOS晶体管P1的一个漏电极和p沟道型MOS晶体管P2的一个源电极和一个栅电极被共同地连到一个外部接线端和内部电路上。
图1B所示为根据本发明的第一实施例的保护电路的结构的剖面图。参照图1B，形成在一个p型基片p-sub的一个n阱区W1中的p沟道型MOS晶体管P1的源电极S1和栅电极G1通过一条金属线M1连到高压电源VDD上。此外，源电极S1和栅电极G1通过一个接触C1被连到n阱区上。
同样地，形成在一个与放置在p型基片p-sub上的p沟道型MOS晶体管P1相邻的一个n阱区W2中的的p沟道型MOS晶体管P2的栅电极G2和源电极S2通过一条金属线M2连到p沟道型MOS晶体管P1的漏电极D1上。此外，栅电极G2和源电极S2被共同地连到一个外部接线端和内部电路上。p沟道型MOS晶体管P2的漏电极D2通过一条金属线M3连到一个低压电源VSS上。此外，漏电极D2通过一个接触C2被连到n阱区上。
在图1B中，第一金属线M1和第四金属线M4是并联连接到高压电源VDD上，而第二阱区W2与第四金属线M4连接，由此第二阱区W2与第一金属线M1通过第四金属线M4相互连接。
这些MOS晶体管晶体管由场氧化物膜SiO2将其绝缘。氧化物膜被形成在包括这些电极的这些器件的前表面上以使电极与形成在氧化膜上的金属线绝缘。
一个pnp型寄生晶体管Tr1被形成在p沟道型MOS晶体管P1的源电极和漏电极之间。一个pnp型寄生晶体管Tr2被形成在p沟道型MOS晶体管P2的源电极和漏电极之间。
两个MOS晶体管P1和P2分别由p型半导体的漏电极D1和D2，p型半导体的源电极S1和S2，和n型半导体的n阱W1和W2构成。
接下来，参照图1A，1B，2，3A和3B对根据本发明的第一实施例的保护电路的操作进行说明。图2所示为在MOS晶体管中发生快速反向现象的情况中源-漏电压VDS(在X轴上)和源-漏电流IDS(在Y轴上)的关系图。图3A所示为用于说明静电电荷流向低压电源VSS的状态的等效电路。图3B所示为用于说明静电电荷流向高压电源VDD的状态的等效电路。
参照图2，假设一个p-n结的耐压由BVDSS表示，当源-漏电压超过该p-n结的耐压BVDSS时，一个p沟道型晶体管的快速反向特性曲线急剧地降低到一个击穿点VSBP。同样地，当源-漏电压超过该p-n结的耐压BVDSS时，n沟道型晶体管的快速反向特性曲线急剧地降低到一个击穿点VSBN。因此，很明显在n沟道型晶体管的击穿点VSBN处的源-漏电流低于在p沟道型晶体管的击穿点VSBP处的源-漏电流。
假设一个诸如静电的超标电压被加载到外部接线端，其有到低压电源VSS和高压电源VDD的两条电流通路。此外，所加载的电压为一个正电压或一个负电压。
参照图3A，当一个正电压被加载到外部接线端时，如一条实线所示，一个电流从外部接线端流过p沟道型MOS晶体管P2的源电极S2、pnp型寄生晶体管Tr2的发射极电极、集电极电极、p沟道型MOS晶体管P2的漏电极D2，流到低压电源VSS。在此情况中，由于p沟道型晶体管P2的pnp型寄生晶体管Tr2具有如上所述的快速反向特性，其将超标电压箝位在如图2所示的击穿点VSBP处。
击穿点VSBP与BVDSS的关系为VSBP＜BVDSS。此外，击穿点VSBP被指定为一个比用在内部电路中的晶体管的栅氧化物膜的击穿电压低的电压。
当一个负电压被加载到外部接线端时，如图3A的虚线所示，一个电流从低压电源VSS流过p沟道型MOS晶体管P2的漏电极D2、n阱区W2、金属线M4、高压电源VDD、p沟道型MOS晶体管P1的源电极S1、pnp型寄生晶体管Tr1的发射极电极、集电极电极、p沟道型MOS晶体管P1的漏电极D1，流到外部接线端。
在此情况中，由于p沟道型MOS晶体管P1的寄生晶体管Tr1具有如上所述的快速反向特性，其将超标电压箝位在如图2所示的击穿点VSBP处。
参照图3B，当一个正电压被加载到外部接线端时，如实线所示，一个电流从外部接线端流过p沟道型MOS晶体管P1的漏电极D1、n阱、接触C1、流到高压电源VDD。在此情况中，由于p沟道型MOS晶体管P1的漏电极D1的pn结处于正向方向，箝位电压变得靠近该pn结的正向电压。
另一方面，当一个负电压被加载到外部接线端时，如图3B中的虚线所示，一个电流从高压电源VDD流过p沟道型晶体管P1的源电极S1、pnp型寄生晶体管Tr1的发射极电极、集电极电极、p沟道型晶体管P1的漏电极D1，流到外部接线端。
在此情况中，由于p沟道型MOS晶体管P1的寄生晶体管Tr1具有如上所述的快速反向特性，其将超标电压箝位在如图2所示的击穿点VSBP处。
换句话说，当一个寄生晶体管快速反向并由此对一个超标电压箝位时，应防止该寄生晶体管被击穿。
上述的快速反向特性曲线表明在一个n沟道型晶体管快速反向并由此使击穿电压从BVDSS降到VSBN后，其往往会击穿。与此相反，一个p沟道型晶体管所能承受的漏-源电流IDS是一个n沟道型晶体管的两倍。
因此，即使一个寄生晶体管出现在一个电流通路中，保护电路自身也不会击穿。
本发明是从一个p沟道型晶体管比一个n沟道型晶体管较少击穿的事实中形成的。然而，应注意的是利用一个常规的硅CMOS处理，也可以取得类似的效果。
因此，这样一种保护电路可以由如图1所示的两个在硅CMOS处理中形成的p沟道型晶体管和金属线M1，M2，M3及M4组成。
然而，为了获得保护电路的功能，两个p沟道型晶体管的击穿点VSBP应该低于内部电路的击穿电压或雪崩击穿电压。
图4所示为击穿点VSBP对晶体管结构的相关性图。参照图4，击穿点VSBP依赖于n阱的杂质浓度及晶体管的漏电极与源电极之间的距离。因此，很明显击穿点VSBP反比于n阱的杂质浓度而正比于晶体管的漏电极与源电极之间的距离。
此外，击穿点VSBP与保护效果成反比。然而，击穿点VSBP应该被指定为一个大于内部电路的操作电压范围的电压。
图5所示为击穿点VSBP与击穿耐压之间的关系图。参照图5，根据本发明的实施例，击穿耐压与击穿点VSBP成反比。然而，当击穿点VSBP超过内部电路的击穿电压时，保护电路的效果将丧失。
在常规的保护电路中，当n沟道型晶体管的击穿电压VSBN较低时，保护电路在内部电路被击穿之前就已被击穿。因此，保护电路的效果较低。
图6所示为根据本发明的第一实施例的一个改进型的结构的剖面图。参照图6，p沟道型晶体管P1和P2被相邻地形成在一个p型基片p-sub上的相同的n阱区W3中。p沟道型晶体管P1的一个漏电极和p沟道型晶体管P2的一个源电极被形成在相同的p型扩散区DS中。p沟道型晶体管P1的一个源电极S1和一个栅电极G1通过一条金属线M1相连。此外，源电极S1和栅电极G1通过接触C1连到一个n阱区W3，另外还连到高压电源VDD。p沟道型晶体管P2的源电极S2和p沟道型晶体管P1的漏电极D1被共同形成于其中的p型扩散区S2·D1被连接到p沟道型MOS晶体管P2的一个栅电极G2上。此外，p型扩散区S2·D1还被连到一个外部接线端和一个内部电路上。p沟道型MOS晶体管P2的一个漏电极D2通过一条金属线M3连到一个低压电源VSS上。
这些晶体管的一个p型区和一个n型区由一个场氧化物膜SiO2绝缘。由一个氧化物膜将器件中包含这些电极在内的前表面与金属线绝缘开。
一个pnp寄生晶体管Tr1被形成在p沟道型晶体管P1的源电极与漏电极之间。一个pnp寄生晶体管Tr2被形成在p沟道型晶体管P2的源电极与漏电极之间。
在本发明的第一实施例的改进型中，第一实施例的p沟道型晶体管P1和P2被形成在相同的n阱区W3中。p沟道型晶体管P1的源电极和p沟道型晶体管P2的漏电极被共同地形成。另外，p沟道型晶体管P1和P2被形成在n阱区中。因此，保护电路在芯片中占用面积不大。
参照图3A及图6，当一个正电压被加载到外部接线端时，一个电流从外部接线端流过金属线M2、p沟道型晶体管P1和P2的共用电极S2·D1、pnp型寄生晶体管Tr2的发射极电极、p沟道型晶体管P2的漏电极D2、金属线M3、流到低压电源VSS。在此情况中，与第一实施例一样，p沟道型MOS晶体管P2的寄生晶体管Tr2将超标电压箝位在如图2所示的击穿点VSBP处。
另一方面，当一个负电压被加载到外部接线端时，一个电流从低压电源VSS流过金属线M3、p沟道型晶体管P2的漏电极D2、n阱区W3、接触C1、p沟道型晶体管P1的源电极S1、pnp型寄生晶体管Tr1的发射极电极、集电极电极、p沟道型晶体管P1和P2的共用电极S2·D1、流到外部接线端。在此情况中，p沟道型晶体管P1的寄生晶体管Tr1将超标电压箝位在如图2所示的击穿点VSBP处。
参照图3B及图6，当一个正电压被加载到外部接线端时，一个电流从外部接线端流过金属线M2、p沟道型晶体管P1和P2的共用电极S2·D1、n阱区W3、接触C1，流到高压电源VDD。在此情况中，由于p沟道型晶体管P1和P2的共用电极S2·D1的pn结及n阱区W3处于正向方向，箝位电压靠近pn结的正向电压。
当一个负电压被加载到外部接线端时，一个电流从高压电源VDD流过p沟道型晶体管P1的源电极S1、pnp型寄生晶体管Tr1的发射极电极、集电极电极、p沟道型晶体管P1和P2的共用电极S2·D1、金属线M2，流到外部接线端。
在此情况中，p沟道型晶体管P1的寄生晶体管Tr1将超标电压箝位在如图2所示的击穿点VSBP处。
在第一实施例的本改进型中，即使一个两倍于漏-源电流IDS的电流在p沟道型晶体管中流动时，其也不会击穿。因此，即使一个寄生晶体管出现在一个电流通路中，保护电路自身也不会击穿。
如上所述，根据本发明的保护电路包括一个由一组p沟道型晶体管组成的静电保护装置，其中第一p沟道型晶体管的源电极，栅电极，和基片电极被接到一个高压电源接线端，第二p沟道型晶体管的漏电极被接到一个低压电源接线端，第二p沟道型基片的基片电极被接到高压电源接线端，第一p沟道型晶体管的漏电极，第二p沟道型MOS晶体管的源电极和栅电极被共同地接到一个外部接线端和一个内部电路上。因此，取代容易击穿的n沟道型晶体管使用的是难于击穿的p沟道型晶体管，由此完成了一个难于击穿的保护电路。
此外，由于由一组p沟道型晶体管构成的静电保护装置被形成于相同的n阱区中，所以p沟道型晶体管P1的源电极与p沟道型MOS晶体管P2的漏电极被共同构成。此外，n阱区W3被p沟道型晶体管P1和P2共享。因此，可以提供一个芯片面积占用较少的保护电路。
尽管本发明已根据其最佳实施例被展现及说明，但应被那些技术熟练者理解的是在不背离本发明的精神和范围的情况下可以进行其形式和细节上的上述及多种其它形式的变化、省略及增加。
Claims (7)
1.一种保护电路，包括由一组p沟道型金属氧化物半导体晶体管构成的静电保护装置，
其中第一p沟道型金属氧化物半导体晶体管的源电极、栅电极和基片电极被接到一个高压电源接线端，第二p沟道型金属氧化物半导体晶体管的漏电极被接到一个低压电源接线端，第二p沟道型基片的基片电极被接到高压电源端，第一p沟道型金属氧化物半导体晶体管的漏电极、第二p沟道型金属氧化物半导体晶体管的源电极和栅电极被共同地接到一个外部接线端和一个内部电路上。
2.如权利要求1所述的保护电路，
其中，所述静电保护装置的第一p沟道型金属氧化物半导体晶体管和第二p沟道型金属氧化物半导体晶体管被形成在相同的n阱区中。
3.如权利要求1所述的保护电路，
其中，第一p沟道型金属氧化物半导体晶体管的漏电极和第二p沟道型金属氧化物半导体晶体管的源电极形成在所述静电保护装置的相同的n阱区中的p型扩散区中。
4.一种保护电路，其特征在于，包括：
第一金属线，用于连接形成于置于一个第一导电类型的半导体基片上的第二导电类型的第一阱区中的一个第一导电类型的第一晶体管的源电极及栅电极，第一阱区，和一个高压电源；
第二金属线，用于连接第一晶体管的漏与形成于第二导电类型的第二阱区中的第一导电类型的第二晶体管的源电极及栅电极，第二阱区与第一阱区相邻；
第三金属线，用于连接第二晶体管的一个漏电极和一个低压电源；
第四金属线，用于连接第二导电类型的第二阱区与高压电源，
其中第二阱区和所述第一金属线相连；
其中所述第二金属线被连到一个半导体电路的输入和输出端。
5.如权利要求4所述的保护电路，
其中，一个寄生晶体管以如此方式形成：第一晶体管的源电极和漏电极分别为所述寄生晶体管的一个发射极电极和一个集电极电极，而第一阱区中的阱为所述寄生晶体管的一个基极电极。
6.一种保护电路，其特征在于，包括：
第一金属线，用于连接形成于置于一个第一导电类型半导体基片上的第二导电类型的第一阱区中的一个第一导电类型第一晶体管的源电极及栅电极，第一阱区，和一个高压电源；
第二金属线，用于连接第二晶体管的源电极及栅电极，第一晶体管的漏与第一导电类型的第二晶体管的源电极是共同形成的；
第三金属线，用于连接第二晶体管的一个漏电极和一个低压电源；
其中第二金属线被连到一个半导体电路的输入和输出端。
7.如权利要求6所述的保护电路，
其中一个寄生晶体管以如此方式形成：第一晶体管的源电极和漏电极分别为所述寄生晶体管的一个发射极电极和一个集电极电极，且第一阱区中的阱为所述寄生晶体管的一个基极电极。
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