CN1260825C - 带有可控硅整流器的保护器件 - Google Patents

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Abstract

一种用于降低触发电压的半导体器件，包含：具有第一导电性的半导体衬底；在衬底中形成的具有第二导电性的半导体区；在衬底中形成的具有第一导电性的第一区；在衬底中形成的具有第二导电性的与半导体区和第一区隔开的第二区；在衬底中形成的具有第二导电性的第三区；在半导体区中形成的具有第二导电性的通过导电材料连接到第三区的第四区；在半导体区中形成的具有第一导电性的第五区；在半导体区中形成的具有第二导电性的第六区。

Description

带有可控硅整流器的保护器件
技术领域
本发明涉及半导体的领域，更具体地说，涉及包含在集成电路中的保护器件。该保护器件用于保护电子装置防止电压和电流跃变(transient)，例如由可控硅整流器的构成。
背景技术
众所周知，通过利用CMOS(互补金属氧化物半导体)制造技术制造的集成电路易于受到例如由于与人体相接触引起的静电放电(ESD)的影响。当发生ESD时，高的电压跃变(或高的电流跃变)进入到集成电路芯片中并例如以破坏栅极氧化物层或者引起沟道短路的形式使其中发生物理损伤。
已经研究开发一些用于保护包含双极型晶体管、场效应器件以及集成电路的半导体器件的技术，以避免因ESD影响而损坏。这些保护技术通常采取位于在集成电路芯输入和输出区域的二极管或晶体管电路的形式。
作为保护器件一种流行的形式，在保护集成电路时已经利用可控硅整流器(SCR)。SCR较低的触发电压有益于增强防止跃变电致损伤例如静电放电(ESD)的保护性能。在很多参考文献中提出这些SCR方案，例如4400711、4484244、4633283或5012317号的美国专利。参照图1A，该图表示一种公知的低压SCR结构(如在5012317号的美国专利中所公开的)，当外部焊点(pad)的电压变高时，寄生的PNP双极型晶体管Q2导通。晶体管Q2向衬底1提供空穴，由于空穴的注入，寄生的NPN双极型晶体管Q1的基极发射极电压变高，于是晶体管Q1导通。接着，过大的ESD放电电流通过形成该总成的PNPN路径的SCR电路，这样，来自的Vss端13的电子通过衬底1注入到N型阱3。使由N型阱3和P型衬底1形成的NP结受到反偏置，NP结的击穿电压与SCR的触发电压(或阀值电压)有关。
随着CMOS电路一直在提高集成度，因此尺寸不断降低，图1A中所示的SCR作为保护器件的作用越来越小。而触发电压通常位于在从25伏到70伏的范围内，主要的部分出现在较高电平的范围，这是因为整个SCR的触发导通至少发生在NP结击穿之后。因此，随着密度的增加，对于该电路更可能由于高的触发电压在SCR起作用之前的跃变而受到损伤。与图1A中所示的SCR相对应的触发电压例如会接近约70伏。
过去已经考虑到降低SCR的触发电压，如在授予Rountree的4939616号、授予Avery的5072273号的美国专利中所公开的。在Rountree的实例中，N+区形成在N型阱(如图1A中所示的3)和衬底(如图1A中所示的1)的界面上，使得击穿发生在N+区，以便降低其触发电压。在Avery的参考文献中提供的实例，如图1B中所示，除了形成在N型阱3和衬底1之上的N+区12(或P+区)以外，通过以电方式将形成在衬底1中的N+区7和P+区5两者结合，下拉SCR的触发电压。虽然，这两个实例对于在输入焊点和地之间遇到跃变电压或电流即正的跃变遍及PNPN结是有用的，但它们并不适合于在输入焊点和电源电压端之间出现的负的跃变提供高性能的ESD保护。假设，在输入信号端(例如输入焊点)和电压源(例如电源电压)端之间有ESD保护的条件下，标号13和15分别标注输入焊点和电源电压。不能由其形成用于分配负的跃变的PNPN结，因为由于它们强制衬底1和输入焊点13短路。
发明内容
本发明的主要目的是提供一种具有降低的触发电压的可控硅整流器。
本发明的另一目的是提供一种具有降低的导通电压的可控硅整流器，以便与其中按照低电压的挥作相协调。
本发明的再一目的是提供一种可控硅整流器，其能够在双向放电回路中针对电压和电流跃变提供保护。
本发明的再一目的是提供一种可控硅整流器，其适合于CMOS制造方法，无需附加掩膜步骤，并降低触发电压。
为了实现上述目的，根据本发明的一个方面，本发明的可控硅整流器包含：一种用于降低触发电压的半导体器件，包含：具有第一导电性的半导体衬底；在该衬底中形成的具有第二导电性的半导体区；在该衬底中形成的具有第一导电性的与半导体区隔开的第一区；在该衬底中形成的具有第二导电性的与半导体区和第一区隔开的第二区；在该衬底中形成的具有第二导电性的与半导体区、第一区和第二区隔开的第三区；在该半导体区中形成的具有第二导电性的通过导电材料连接到第三区的第四区；在该半导体区中形成的具有第一导电性的与第四区隔开的第五区；在该半导体区中形成的具有第二导电性的、与第四区和第五区隔开的第六区。第一区和第二区连接到第一端，第五区和第六区连接到第二端。一栅极层形成在第二区和第三区之间的表面之上并连接到第一端。
在第三区和第四区具有第一导电性的情况下，第四区通过导电材料连接到第三区，第一区和第二区分别连接到第一端和第二端，第五区和第六区连接到第三端。在上述情况下，在第四区和第五区之间的表面之上并连接到第三端的栅极层取代形成在第二区和第三区之间的表面之上且连接到第一端的栅极层。
按本发明的另一方面，一可控硅整流器包含：具有第一导电性的半导体衬底；具有第二导电性的半导体区；在该衬底中形成的具有第一导电性的第一区；在该衬底中形成的具有第二导电性的第二区；在该半导体区中形成的具有第二导电性的与该衬底和半导体区之间的边界隔开预定距离的第三区；在该半导体区中形成的具有第一导电性的第四区；在该半导体区中形成的具有第二导电性的第五区；在该衬底中形成的具有第一导电性的与该衬底和半导体区之间的边界隔开预定距离的第六区。
当正的跃变进入到其中时，第一区和第二区连接到第一端，第四区和第五区连接到第二端。当负的跃变进入到其中时，第一区和第二区分别连接到第一端和第二端，第四区和第五区连接到第三端。
本发明还提供一种用于ESD保护的双向发电路径。为此目的，一可控硅整流器包含：具有第一导电性的半导体衬底；在该衬底中形成的具有第二导电性的第一阱；在该第一阱中形成的具有第一导电性的第一区；在该第一阱中形成的具有第二导电性的第二区，与第一区一起连接到第一端；在该衬底中形成的具有第二导电性的第二阱，与第一阱隔开；在该第二阱中形成的具有第二导电性的第三区；在该第二阱中形成的具有第一导电性的第四区，与第三区一起连接到第二端。
为了降低双向放电的SCR的触发电压，该可控硅整流器还包含：在该第一阱中形成的具有第二导电性的第五区，与该衬底和第一阱之间的边界隔开预定的距离或与之邻近；以及在该第二阱中形成的具有第二导电性的第六区，与该衬底和第二阱之间的边界隔开预定的距离。第五区和第六区可选择地具有第一导电性。
按另一方面，一种可控硅整流器，包含：具有第一导电性的半导体衬底；在该衬底中形成的具有第二导电性的第一阱；在该第一阱中形成的具有第一导电性的第一区；在该第一阱中形成的具有第二导电性的第二区，与第一区一起连接到电源电压；在该衬底中形成的具有第二导电性的第二阱，与第一阱隔开或相邻；在该第二阱中形成的具有第二导电性的第三区；在该第二阱中形成的具有第二导电性的第四区，与第三区一起连接到输入焊点；在第一阱和该衬底之上延伸的具有第二导电性的第五区；以及在第二阱和该衬底之上延伸的具有第二导电性的第六区。
按照关于用于ESD保护的双向放电路径的再一方面，一种可控硅整流器包含：具有第一导电性的半导体衬底；在该衬底中形成的具有第二导电性的第一阱；在该第一阱中形成的具有第一导电性的第一区；在该第一阱中形成的具有第二导电性的第二区，与第一区一起连接到第一端；在该衬底中形成的具有第二导电性的第二阱，与第一阱隔开；在该第二阱中形成的具有第二导电性的第三区；在该第二阱中形成的具有第一导电性的第四区，与第三区一起连接到第二端；在第一阱中形成的具有第二导电性的第五区，与衬底和第一阱之间的边界隔开预定的距离；以及在第二阱中形成的具有第二导电性的第六区，与衬底和第二阱之间的边界隔开预定的距离；在该衬底中形成的具有第一导电性的第七区，与该衬底和第一阱之间的第一边界隔开预定的距离；以及在该衬底中形成的具有第一导电性的第八区，与该衬底和第二阱之间的第二边界隔开预定的距离。
附图说明
通过对附图中所表示的本发明的各优选实例的更具体的介绍，使本发明的上述和其它目的、特点和优点将变得更明显，其中在所有的图中相同的字符代表相同的部分。附图不必按照比例，而是在介绍本发明的原理时予以强调。
图1A和1B是常规用于ESD保护的可控硅整流器(SCR)的断面图；
图2A和2B是根据本发明的第一实施例的SCR结构的断面图；
图3A和3B是根据本发明的第二实施例的SCR结构的断面图；
图4A和4B是根据本发明的第三实施例的SCR结构的断面图；
图5A到5C是根据本发明的第四实施例的SCR结构的断面图；
图6A到6E是根据本发明的在输入焊点和电源焊点之间以及在输入焊点和地之间对于双向ESD保护具有对称结构的SCR结构的断面图。
具体实施方式
下面详细介绍由本发明人为了实施本发明的考虑的目前的最佳方式。应理解，对这些优选实施例的描述仅是说明性的，而不应认为是对本发明的限制。
本发明的实施例提出几种类型的可用于ESD保护器件的SCR结构。根据这些结构可以在本发明的范围内按可改变的配置实现其它各种改进。
图2A和2B表示根据本发明的第一实施例实现的竖直断面结构，其触发电压量级在30伏以下。图2A中的结构适合于针对正的跃变提供保护。参照图2A，在P型衬底21上的形成N型阱22，N型阱22包含N+(高掺N型杂质)区27和29以及P+(高掺P型杂质)区28。P+区28和N+区29通过导电材料例如一般金属连接到外部焊点20。外部焊点20例如可以是输入焊点和输出焊点。
N型阱22中的N+区27利用导电材料31电连接到位于在N型阱22外侧的并形成在衬底21中的N+区25。N+区25与另一N+区24和栅极层26一起形成N型MOS(金属氧化物半导体)结构。N+区24形成在衬底21上并与也形成在衬底21上的栅极层26和P+区23一起电连接到VSS(衬底电压或地电压)焊点10。
按照如图2A中所示的结构，可以提供一等值电路模型，其中N型阱22、P+区28和衬底21分别作为PNP双极型晶体管Q2的基极、发射极和集电极工作而衬底21、N+区24和N型阱22分别作为NPN双极型晶体管Q1的基极、发射极和集电极工作。因此，形成一代表用于将正的跃变从外部焊点20输出到VSS焊点10的放电路径的PNPN结，其由P+区28/N型阱22/P型衬底21/N+区24形成。标号Rs1代表在衬底21和P+区23之间的衬底21中的寄生电阻，而标号Rs2代表在衬底21和N型阱22之间的衬底21中的寄生电阻。标号Rw1代表在N+区29和N型阱之间的N型阱中的寄生电阻，而标号Rw2代表在N型阱22和衬底21之间的N型阱22中的寄生电阻。
N+区25还可以作为PNP双极型晶体管Q2的集电极工作。因此，当在外部焊点20引起正的跃变时，由P+区28和N型阱22构成的PN结变为正向偏置，由N型阱22和衬底21构成的NP结变为反向偏置。这时，在由衬底21和通过N+区27连接到N型阱22的N+区25构成的PN结处发生工作击穿。由于N+区25比N型阱22掺杂更重，在其中发生EPH(电子空穴对)再生的该结的击穿电压低于没有N+区25的情况。降低击穿电压具有与降低SCR的触发电压相同的作用。此外，形成在N+区24和25之间沟道之上的栅极层26加速击穿过程，这有助于降低触发电压。
图2B中所示的结构进行了相似的改进针对高的负的跃变对集成电路提供保护。取代N+区25和27，P+区33和34形成在衬底21和N型阱22中。P+区33和34两者通过导电材料例如金属彼此电连接，P+区34和与P+区28和栅极层35一起形成P型MOS结构。在衬底21中形成的P+区23电连接到VSS焊点10，与之相似，在衬底21中形成的N+区24电连接到外部焊点20。P+区28、N+区29和栅极层35共同电连接到VCC(电源电压)焊点30。除了寄生的双极型晶体管Q2基极和发射极分别连接到VDD和VSS以外，按照图2B中所示结构的等值晶体管电路的特征与图2B中所示的相同。
当负的跃变施加到外部焊点20时，由N+区24和衬底21形成的NP结变为正向偏置，由衬底21和N型阱22形成的NP结变为反向偏置。在由N型阱22和通过P+区33连接到衬底21的P+区34形成的NP结处发生击穿。由于P+区34比衬底21重掺杂，在该结(其中发生EPH再生)的击穿电压低于没有P+区34的情况，因此降低了SCR的触发电压。形成在P+区34和28之间的沟道之上的栅极层35进一步加速击穿过程。这有助于降低触发电压。
图3A和3B中所示的结构是图2A和2B中所示结构的改进形式。参照图3A，该图表示一种针对正的跃变的对N型SCR提供的保护，在衬底21中并靠形成P+区41并如上所述与在衬底21中类似形成的N+区25相接触(下文称为“对接”结构)。N+区25通过导电材料31电连接到形成在N型阱22中的N+区27。除了没有栅极层26以外，图3A所示实施例的结构与图2A所示的相似。因此，在P+区41和连接到在N型阱22中形成的N+区27的N+区25之间形成的NP结处发生击穿。
图3A所示SCR的触发电压可以低于图2A所示SCR的触发电压，这是因为在彼此接触的P+区41和N+区25形成的NP结处发生击穿，而图2A所示击穿发生在N+区25和衬底21之间。
图3B表示P型SCR即图3A所示N型SCR的互补结构，是针对负的跃变的保护而设计的。在N型阱22中形成的P+区34通过导电材料36电连接到在衬底21中形成的P+区33，所形成的附加N+区47与在N型阱22中形成的P+区34相接触。在衬底21中形成的P+区23连接到VSS焊点10，N+区24连接到外部焊点20。
当负的跃变进入到外部焊点20时，与如图2B中所示其中P+区34和N型阱22之间发生击穿的结构相比较，在彼此接触的N+区47和P+区34的结处形成的NP结处发生击穿。因此，图3B所示SCR中所形成的触发电压电平低于图2B所示SCR的触发电压电平。
作为第三实施例，图4A和4B中表示导致降低触发电压的附加的SCR的构造。参照图4A，与针对正的跃变提供保护的SCR相对应，栅极层51形成在衬底21和N型阱22的表面之上，在N+区24和52之间。N+区52形成在N型阱22中，位置相对接近N型阱22和衬底21之间的边界。栅极层51与P+区23和N+区24一起连接到VSS焊点10，而P+区28和N+区29连接到外部焊点20。没有偏置加到N+区52。栅极层51使N型阱22(N+区52)和衬底21之间的结处按低于常规情况下的电压(图1)发生击穿。
参照图4B，作为其构成针对的负的跃变P型SCR，栅极层57形成在衬底21和N型阱22的表面之上，在P+区55和56之间。栅极层55形成形成在衬底21中，位置相对接近N型阱22和衬底21之间的边界。栅极层57与P+区56和N+区29一起连接到VCC焊点30，而P+区23连接到VSS焊点10，N+区24连接到可能施加负的跃变的外部焊点20。没有偏置加到P+区55。与图4A所示结构中的栅极层51的功能相类似，图4B的栅极层57使衬底21(或P+区55)和N型阱22之间的结处按低于常规情况下的电压(图1)发生击穿。
注意，提出图2B、3B和4B中的结构针对负的跃变保护集成电路芯片，在衬底21中形成的P+区23连接到VSS焊点10，N+区24连接到外部焊点20。这种连接的目的是为防止衬底21和外部焊点20之间的短路。
图5A到5C表示根据本发明的第四实施例的具有保护的SCR结构，通过调节阱-衬底的边界与N+区或P+区之间的距离来降低SCR的触发电压。
参照图5A，P+区61和N+区62分别形成在衬底21和N型阱22中，相对接近并面对阱-衬底的边界X的一侧。P+区61和N+区62之间的距离A变为一个用于确定其间的NP结最终形成的击穿电压参数，并适应设置在1-1.2微米的范围内，用于使触发电压低于30伏。没有偏置加到P+区61和N+区62。在衬底21中形成的P+区23和N+区24连接到VSS焊点10，而在N型阱22中形成的P+区28和N+区29连接到外部焊点20。当正的跃变施加在外部焊点20上时，在N+区62和P+区61之间形成的反向偏置的结处发生击穿。考虑到触发电压是一个作为距离A的函数的变量(距离A越小，触发电压越低)，可以调节距离A到一最佳值，以便实现使触发电压至少低于30伏。
在图5B和5C中，N+区62和P+区61分别形成在N型阱22和衬底21中，与阱-衬底的边界X隔开的距离B的量级为0.5-0.6微米(图5A中距离A的一半)。当正的跃变进入到外部焊点20时，分别在图5B中的N+区62和衬底21之间的结处和在图5C中的N型阱22和P+区61之间的结处分别发生击穿。
虽然，图5A到5C表示用于针对正的跃变的保护的SCR结构，但可以将这些结构安排与针对负的跃变的保护的结构连接，将P+区28和N+区29共同连接到VCC焊点30，按与图2B、3B和4B相同的方式将P+区23和N+区24分别连接到VSS焊点10和外部焊点20。
图6A到6E表示其它各种不同的SCR结构，它们相对于竖直中心线C是对称的，具有一其中在外部焊点20和VCC焊点30之间以及在外部焊点20和VSS焊点10之间可获得的ESD保护的双向放电回路，并且其触发电压较低。
首先，参照图6A和6B，在N型阱22(或第一N型阱)中形成的P+区28和N+区29共同连接到VCC焊点30(或在针对正的跃变的保护的情况下的外部焊点20)。除了N型阱22以外，另一N型阱72(或第二N型阱)形成在衬底21中的另外的区域，与N型阱22相对于竖直中心线C是对称的。在N型阱72中形成的N+区73和P+区74共同连接到外部焊点20(在针对正的跃变的保护的情况下为Vss10)。当负的跃变进入外部焊点20时，从外部焊点20到VCC焊点30形成一用于的分布负的跃变的放电路径，其由N+区73/N型阱72/衬底21/N型阱22/P+区28构成。当正的跃变进入外部焊点20时，从外部焊点20到VSS焊点10形成一用于的分布正的跃变的放电路径，其由P+区28/N型阱22/衬底21/N型阱72/N+区73构成。
为了降低SCR的触发电压，形成N+区75以便延伸横穿衬底21和N型阱22之间的边界，以及对称地形成N+区76以便延伸横穿衬底21和N型阱72之间的边界。由于N型阱72将P+区74与衬底21隔离，即使当负的跃变通过外部焊点20进入时，也不会在P+区74与衬底21之间形成短路。如上所述，可以由P+区78和79取代P+区75和76，如图6中所示，以便实现降低触发电压。
在图6B中，当在N型阱22中形成N+区62时，在N型阱72中形成N+区77，其与N型阱72和衬底21之间的边界隔开距离B。可以看出，N型阱(22或72)的结构类似于如图5B中所示的，它们是彼此左右侧对称的。图6D表示图6B中所示结构的对称改进方案，相对于N型阱22取代P+区61如图5C中所示的。在衬底21中形成P+区，其与N型阱72和衬底21之间的边界隔开距离B。图6E是综合了图6B和6D所示特征的对称结构。在这种结构中，分别在N型阱72和衬底21中形成N+区76和P+区81，彼此隔开距离为A。与之相似，分别在N型阱22和衬底21中N+区62和P+区61，彼此隔开距离为A。N+区76、81和P+区62、61的位置相对于中心线C是对称的。
如上所述，本发明提供一种先进的能够降低触发电压的SCR结构。在调节所形成的触发电压时提供了灵活性(例如图5A到5C中所示)。另外，可以在双向放电路径中实现针对正的跃变(例如外部焊点和之间VSS焊点)和负的跃变(例如外部焊点和之间VCC焊点)的ESD保护。此外，由于通过利用标准的CMOS制造方法，可以与其它常规作用(active)区一起形成作用区和栅极层，采用它们用于降低图2A到6E中所示SCR的触发电压，而不必采用附加的掩膜步骤来构成用于降低触发电压的前述结构。
虽然已经参照本发明的实施例具体表示和介绍了本发明，但本技术领域的技术人员会理解，在不脱离由所提出的权利要求限定的本发明的构思和范围的情况下，可对于其中的结构形式和细节进行各种改变。

Claims (25)

1.一种带有可控硅整流器的保护器件，该可控硅整流器包含：
具有第一导电性的半导体衬底(21)；
在该衬底中形成的具有第二导电性的半导体区(22)；
在该衬底中形成的具有第一导电性的第一区(23)；
在该衬底中形成的具有第二导电性的第二区(24)；
在该半导体区中形成的具有第二导电性的第三区(27)，与衬底和半导体区之间的边界隔开；
在该半导体区中形成的具有第一导电性的第四区(28)；
在该半导体区中形成的具有第二导电性的第五区(29)；
其中第一区和第二区连接到第一端(10)，第四区和第五区连接到第二端(20)。
2.根据权利要求1所述的半导体器件，还包含一形成在第二区和第三区之间的表面之上并连接到第一端的栅极层(26)。
3.根据权利要求1所述的半导体器件，还包含一在该衬底中形成并具有第二导电性的第六区(25)，该第六区与该半导体区、第一区和第二区隔开，并且该第六区通过导电材料(31)连接到第三区。
4.根据权利要求3所述的半导体器件，还包含一形成在第二区和第六区之间的表面之上并连接到第一端的栅极层(26)。
5.根据权利要求3所述的半导体器件，还包含一形成在该衬底中的第七区(41)，该第七区具有第一导电性并相邻于第六区。
6.根据权利要求1所述的半导体器件，还包含一形成在该衬底中形成并具有第一导电性的第六区(61)，并且该第六区与该半导体区、第一区和第二区隔开。
7.一种带有可控硅整流器的保护器件，该可控硅整流器包含：
具有第一导电性的半导体衬底(21)；
在该衬底中形成的具有第二导电性的半导体区(22)；
在该衬底中形成的具有第一导电性的第一区(23)；
在该衬底中形成的具有第二导电性的第二区(24)；
在该衬底中形成的具有第一导电性的第三区(33)，与衬底和半导体区之间的边界隔开；
在该半导体区中形成的具有第一导电性的第四区(28)；以及
在该半导体区中形成的具有第二导电性的第五区(29)；
其中第一区连接到第一端(10)，第二区连接到第二端(20)，第四区和第五区连接到第三端(30)。
8.根据权利要求7所述的半导体器件，其第一端(10)连接到第二端(20)。
9.根据权利要求7所述的半导体器件，还包含一形成在第三区和第四区之间的表面之上并通过导电材料(36)连接到第三端(30)的栅极层(35)。
10.根据权利要求7所述的半导体器件，还包含一在该半导体区中形成并具有第一导电类型的第六区(34)，该第六区与半导体区和衬底之间的边界以及第四区和第五区隔开，并且该第六区连接到第三区。
11.根据权利要求10所述的半导体器件，还包含一形成在第六区和第四区之间的表面之上并通过导电材料(36)连接到第三端的栅极层(35)。
12.根据权利要求10所述的半导体器件，还包含一形成在相邻于第六区的该半导体区中并具有第二导电性的第七区(47)。
13.一种带有可控硅整流器的保护器件，该可控硅整流器包含：
具有第一导电性的半导体衬底(21)；
在该衬底中形成的具有第二导电性的第一阱(72)；
在该第一阱中形成的具有第一导电性的第一区(74)；
在该第一阱中形成的具有第二导电性的第二区(73)，与第一区一起连接到第一端(10)；
在该衬底中形成的具有第二导电性的第二阱(22)，与第一阱隔开；
在该第二阱中形成的具有第一导电性的第三区(28)；
在该第二阱中形成的具有第二导电性的第四区(29)，与第三区一起连接到第二端(20)。
14.根据权利要求13所述的半导体器件，其中第一端是电压源端，第二端是I/O信号端。
15.根据权利要求13所述的半导体器件，其中第一端是地端，第二端是I/O信号端。
16.根据权利要求13所述的半导体器件，还包含：
在横穿第一阱和该衬底之间的边界延伸的第五区(76)；以及
在横穿第二阱和该衬底之间的边界延伸的第六区(75)，具有与第五区相同导电性。
17.根据权利要求16所述的半导体器件，其中第五区和第六区具有第一导电性。
18.根据权利要求16所述的半导体器件，其中第五区和第六区具有第二导电性。
19.一种带有可控硅整流器的保护器件，该可控硅整流器包含：
具有第一导电性的半导体衬底(21)；
在该衬底中形成的具有第二导电性的第一阱(72)；
在该第一阱中形成的具有第一导电性的第一区(74)；
在该第一阱中形成的具有第二导电性的第二区(73)，与第一区一起连接到第一端(10)；
在该衬底中形成的具有第二导电性的第二阱(22)，与第一阱隔开；
在该第二阱中形成的具有第一导电性的第三区(28)；
在该第二阱中形成的具有第二导电性的第四区(29)，与第三区(28)一起连接到第二端焊点(20)；
在该第一阱中形成的具有第二导电性的第五区(77)，与该衬底和第一阱之间的第一边界隔开预定的距离(B)；以及
在该第二阱中形成的具有第二导电性的第六区(62)，与该衬底和第二阱之间的第二边界隔开预定的距离(B)。
20.根据权利要求19所述的半导体器件，其中第一端是电压源端，第二端是I/O信号端。
21.根据权利要求19所述的半导体器件，其中第一端是地端，第二端是I/O信号端。
22.一种带有可控硅整流器的保护器件，该可控硅整流器包含：
具有第一导电性的半导体衬底(21)；
在该衬底中形成的具有第二导电性的第一阱(72)；
在该第一阱中形成的具有第一导电性的第一区(74)；
在该第一阱中形成的具有第二导电性的第二区(73)，与第一区一起连接到第一端(10)；
在该衬底中形成的具有第二导电性的第二阱(22)，与第一区隔开；
在该第二阱中形成的具有第二导电性的第三区(29)；
在该第二阱中形成的具有第一导电性的第四区(28)，与第三区一起连接到第二端(30)；
在该衬底中形成的具有第一导电性的第五区(81)，与该衬底和第一阱之间的第一边界隔开第一预定的距离(B)；以及
在该衬底中形成的具有第一导电性的第六区(61)，与该衬底和第二阱之间的第二边界隔开第一预定的距离(B)。
23.根据权利要求22所述的半导体器件，还包含：
在该第一阱中形成的具有第二导电性的第七区(76)，与该衬底和第一阱之间的第一边界隔开第二预定的距离；以及
在该第二阱中形成的具有第二导电性的第八区(62)，与该衬底和第二阱之间的第二边界隔开第二预定的距离。
24.根据权利要求22所述的半导体器件，其中第一端是电压源端，第二端是I/O信号端。
25.根据权利要求22所述的半导体器件，其中第一端是地端，第二端是I/O信号端。
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