CN103515374B - 保护元件以及具有此保护元件的静电放电保护装置 - Google Patents

Abstract

本发明是有关于一种保护元件以及具有此保护元件的静电放电保护装置。该静电放电保护装置，包括保护元件与元件控制器，且保护元件包括配置于N型深井区内的第一与第二P型井区、形成于N型深井区与第一P型井区内的第一N型晶体管，以及形成于N型深井区与第二P型井区内的第二N型晶体管。当静电脉冲出现在第一焊垫或第二焊垫时，元件控制器导通第一与第二N型晶体管其中之一，以释放静电脉冲。当第一与第二操作信号被供应至第一与第二焊垫时，元件控制器依据第一与第二操作信号关闭第一与第二N型晶体管，以致使保护元件无法形成电流路径。

Description

保护元件以及具有此保护元件的静电放电保护装置

技术领域

本发明涉及一种保护元件以及具有此保护元件的静电放电保护装置,特别是涉及一种设有N型晶体管的静电放电保护元件以及具有此保护元件的静电放电保护装置。

背景技术

为了避免静电放电(electrostatic discharge，ESD)所造成的损害,现有的集成电路往往都会加入静电放电保护装置的设计。此外，硅控整流器(silicon controlled rectifier，SCR)是一种常见的保护元件，并广泛地应用在各类型的静电放电保护装置中。

双向硅控整流器(dual direction SCR)是一种可双向触发的硅控整流器。因此，对于某些特定集成电路而言，由于其必须针对正输入信号与负输入信号进行处理，因此利用双向硅控整流器来作为静电放电装置在设计上的基础元件，将可有助于符合系统的需求。

然而，如同大多数的硅控整流器一样，双向硅控整流器在操作上,其导通速度往往不够快，进而影响了静电放电保护装置的防护能力。因此,各家厂商无不致力于改善上述问题，以藉此提高静电放电保护装置的防护能力。

发明内容

本发明的目的在于，提供一种新型结构的保护元件,所要解决的技术问题是使其可依据控制端的电压准位来控制其内部N型晶体管的导通状态,进而有助于导通速度的提升，非常适于实用。

本发明的另一目的在于，提供一种新型结构的静电放电保护装置,所要解决的技术问题是使其可通过元件控制器来控制保护元件中N型晶体管的导通状态，进而有助于提升静电放电保护装置的防护能力，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下的技术方案来实现的。依据本发明提出的一种保护元件,包括P型基底、第一N型晶体管与第二N型晶体管。其中,P型基底包括N型深井区、第一P型井区与第二P型井区,且第一与第二P型井区配置于N型深井区内。第一N型晶体管形成于N型深井区与第一P型井区内。第二N型晶体管形成于N型深井区与第二P型井区内。

本发明的目的以及解决其技术问题还可以采用以下的技术措施来进一步实现。

前述的保护元件，具有第一连接端、第二连接端以及第一至第三控制端。其中，第一与第二N型晶体管的第一漏/源极电性连接第一控制端，第一与第二N型晶体管的第二漏/源极分别电性连接第一与第二连接端，且第一与第二N型晶体管的栅极分别电性连接第二与第三控制端。

前述的保护元件，还包括：一第一P型掺杂区，配置于该第一P型井区内，并电性连接该第一连接端。

前述的保护元件，还包括：一第二P型掺杂区，配置于该第二P型井区内，并电性连接该第二连接端。

前述的保护元件，其中该第一N型晶体管包括：一第一栅极结构,配置于该第一P型井区上，且该第一N型晶体管的栅极是由该第一栅极结构所形成；一第一N型掺杂区，配置于该N型深井区内，并邻接该第一P型井区，且该第一N型晶体管的第一漏/源极是由该第一N型掺杂区所形成;以及一第二N型掺杂区，配置于该第一P型井区内，且该第一N型晶体管的第二漏/源极是由该第二N型掺杂区所形成。

前述的保护元件，其中该第一N型晶体管还包括：一第一N型浅掺杂区，设置于该第一栅极结构下方的该第一P型井区内，并环绕该第一N型掺杂区。

前述的保护元件，其中该第二N型晶体管包括：一第二栅极结构，配置于该第二P型井区上，且该第二N型晶体管的栅极是由该第二栅极结构所形成；一第三N型掺杂区,配置于该N型深井区内,并邻接该第二P型井区,且该第二N型晶体管的第一漏/源极是该第三N型掺杂区所形成；以及一第四N型掺杂区，配置于该第二P型井区内，且该第二N型晶体管的第二漏/源极是由该第四N型掺杂区所形成。

前述的保护元件，其中该第二N型晶体管还包括：一第二N型浅掺杂区，设置于该第二栅极结构下方的该第二P型井区内，并环绕该第三N型掺杂区。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种静电放电保护装置，电性连接第一焊垫与第二焊垫,并包括上述的保护元件与元件控制器。其中，保护元件通过第一与第二连接端分别电性连接第一与第二焊垫。元件控制器电性连接第一至第三控制端。此外，当静电脉冲出现在第一焊垫或第二焊垫时，元件控制器导通第一与第二N型晶体管其中之一,以通过保护元件中的电流路径来释放静电脉冲。当第一与第二操作信号被供应至第一与第二焊垫时，元件控制器依据第一与第二操作信号关闭第一与第二N型晶体管，以致使保护元件无法形成电流路径。

本发明的目的以及解决其技术问题还可以采用以下的技术措施来进一步实现。

前述的静电放电保护装置，其中当静电脉冲出现在第一焊垫时，上述之元件控制器将静电脉冲导引至第一控制端，且元件控制器导通第二N型晶体管，并关闭第一N型晶体管。

前述的静电放电保护装置，其中该元件控制器还将静电脉冲导引至第三控制端，并将第二控制端的电压准位下拉至接地电压。

前述的静电放电保护装置，其中该元件控制器包括第一选择电路以及第一控制电路。其中，第一选择电路电性连接第一焊垫、第二焊垫与第一控制端。此外，第一选择电路会从来自第一与第二焊垫的信号中选出一高准位信号，并输出高准位信号至第一控制端。第一控制电路电性连接第一焊垫、第二焊垫、第二控制端与第三控制端。此外，第一控制电路依据来自第一与第二焊垫之信号的频率，来调整第二控制端与第三控制端的电压准位。

前述的静电放电保护装置，其中该元件控制器还将静电脉冲导引至第二控制端与第三控制端。

前述的静电放电保护装置，其中该第一选择电路包括：一第一P型晶体管，其栅极电性连接该第一焊垫；一第二P型晶体管，其栅极电性连接该第一焊垫，且该第一P型晶体管与该第二P型晶体管串接在该第二焊垫与该第一控制端之间；一第三P型晶体管，其栅极电性连接该第二焊垫;以及一第四P型晶体管，其栅极电性连接该第二焊垫，且该第三P型晶体管与该第四P型晶体管串接在该第一焊垫与该第一控制端之间。

前述的静电放电保护装置,其中该第一控制电路包括：一第一电容,其第一端电性连接该第一焊垫,该第一电容的第二端电性连接该第三控制端;一第一电阻，其第一端电性连接该第一电容的第二端，该第一电阻的第二端电性连接该第二焊垫；一第二电容，其第一端电性连接该第二焊垫，该第二电容的第二端电性连接该第二控制端；以及一第二电阻，其第一端电性连接该第二电容的第二端，该第二电阻的第二端电性连接该第一焊垫。

前述的静电放电保护装置,其中该第一控制电路包括：一第三电容,其第一端电性连接该第一焊垫,该第三电容的第二端电性连接该第三控制端;一第三N型晶体管，其第一漏/源极电性连接该第三电容的第二端，该第三N型晶体管的栅极电性连接该第一选择电路，该第三N型晶体管的第二漏/源极电性连接该第二焊垫；一第四电容，其第一端电性连接该第二焊垫，该第四电容的第二端电性连接该第二控制端；以及一第四N型晶体管，其第一漏/源极电性连接该第四电容的第二端，该第四N型晶体管的栅极电性连接该第一选择电路，该第四N型晶体管的第二漏/源极电性连接该第一焊垫。

前述的静电放电保护装置,其中该元件控制器包括：一第二选择电路,电性连接该第一焊垫、该第二焊垫与该第一控制端，其中该第二选择电路会从来自该第一与该第二焊垫的信号中选出一高准位信号，并输出该高准位信号至该第一控制端；一第三选择电路，电性连接该第一焊垫与该第二焊垫，其中该第三选择电路会从来自该第一与该第二焊垫的信号中选出一低准位信号，并输出该低准位信号；以及一第二控制电路，电性连接该第二选择电路、该第三选择电路、该第二控制端与该第三控制端，其中当该静电脉冲出现在该第一焊垫时，该第二控制电路将由该静电脉冲所形成的该高准位信号输出至该第二与该第三控制端，当该第一与该第二操作信号被供应至该第一与该第二焊垫时，该第二控制电路接收一电源电压，并将该低准位信号输出至该第二与该第三控制端。

前述的静电放电保护装置，其中该第二选择电路包括：一第五P型晶体管，其栅极电性连接该第一焊垫；一第六P型晶体管，其栅极电性连接该第一焊垫，且该第五P型晶体管与该第六P型晶体管串接在该第二焊垫与该第一控制端之间；一第七P型晶体管，其栅极电性连接该第二焊垫;以及一第八P型晶体管，其栅极电性连接该第二焊垫，且该第七P型晶体管与该第八P型晶体管串接在该第一焊垫与该第一控制端之间。

前述的静电放电保护装置，其中该第三选择电路包括：一第五N型晶体管，其第一漏/源极电性连接该第二焊垫，该第五N型晶体管的栅极电性连接该第一焊垫；一第六N型晶体管，其第一漏/源极电性连接该第五N型晶体管的第二漏/源极，该第六N型晶体管的栅极电性连接该第一焊垫,该第六N型晶体管的第二漏/源极电性连接该第二控制电路；一第七N型晶体管，其第一漏/源极电性连接该第一焊垫，该第七N型晶体管的栅极电性连接该第二焊垫；以及一第八N型晶体管，其第一漏/源极电性连接该第七N型晶体管的第二漏/源极,该第八N型晶体管的栅极电性连接该第二焊垫,该第八N型晶体管的第二漏/源极电性连接该第二控制电路。

前述的静电放电保护装置，其中该第二控制电路包括：一第九P型晶体管，其第一漏/源极电性连接该第二与该第三控制端，该第九P型晶体管的第二漏/源极电性连接该第二选择电路；一第九N型晶体管,其第一漏/源极电性连接该第九P型晶体管的第一漏/源极，该第九N型晶体管的栅极电性连接该第二选择电路；一第十N型晶体管,其第一漏/源极电性连接该第九N型晶体管的第二漏/源极,该第十N型晶体管的栅极接收该电源电压,该第十N型晶体管的第二漏/源极电性连接该第三选择电路；一第十P型晶体管，其第一漏/源极电性连接该第九P型晶体管的栅极，该第十P型晶体管的栅极电性连接该第九P型晶体管的第一漏/源极，该第十P型晶体管的第二漏/源极电性连接该第二选择电路；一第十一N型晶体管，其第一漏/源极电性连接该第十P型晶体管的第一漏/源极，该第十一N型晶体管的栅极电性连接该第二选择电路；以及一第十二N型晶体管，其第一漏/源极电性连接该第十一N型晶体管的第二漏/源极，该第十二N型晶体管的栅极电性连接该第十P型晶体管的栅极，该第十二N型晶体管的第二漏/源极电性连接该第三选择电路。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案,本发明保护元件以及具有此保护元件的静电放电保护装置至少具有下列优点及有益效果：本发明的保护元件可依据控制端的电压准位来控制其内部N型晶体管的导通状态，进而有助于提升其本身的导通速度。此外,本发明的静电放电保护装置可通过元件控制器来控制保护元件中N型晶体管的导通状态，进而加快保护元件的导通速度或是抑制保护元件的电流路径的形成。如此一来，将有助于提升静电放电保护装置的防护能力。

综上所述，本发明是有关于一种保护元件以及具有此保护元件的静电放电保护装置。该静电放电保护装置，包括保护元件与元件控制器，且保护元件包括配置于N型深井区内的第一与第二P型井区、形成于N型深井区与第一P型井区内的第一N型晶体管,以及形成于N型深井区与第二P型井区内的第二N型晶体管。当静电脉冲出现在第一焊垫或第二焊垫时,元件控制器导通第一与第二N型晶体管其中之一,以释放静电脉冲。当第一与第二操作信号被供应至第一与第二焊垫时,元件控制器依据第一与第二操作信号关闭第一与第二N型晶体管,以致使保护元件无法形成电流路径。本发明在技术上有显著的进步,并具有明显的积极效果,诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施,并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂,以下特举较佳实施例,并配合附图,详细说明如下。

附图说明

图1是依据本发明的一实施例的静电放电保护装置的示意图。

图2是用以说明图1的保护元件在静电放电事件下的一状态的示意图。

图3是用以说明图1的保护元件在集成电路正常运作时的一状态的示意图。

图4是用以说明图1的保护元件在集成电路正常运作时的另一状态的示意图。

图5是依据本发明的另一实施例的静电放电保护装置的示意图。

图6是依据本发明的再一实施例的静电放电保护装置的示意图。

图7是用以说明图6的保护元件在静电放电事件下的一状态的示意图。

图8是用以说明图6的保护元件在集成电路正常运作时的一状态的示意图。

图9是用以说明图6的保护元件在集成电路正常运作时的另一状态的示意图。

101：第一焊垫                102：第二焊垫

110：保护元件                120、120’：元件控制器

130：P型基底                 140：N型深井区

151、152：P型井区            MN1～MN12：N型晶体管

161、162：栅极结构           171～174：N型掺杂区

181、182：N型浅掺杂区        191、192：P型掺杂区

121、610、620：选择电路      122、122’、630：控制电路

MP1～MP10：P型晶体管         C1～C4：电容

R1、R2：电阻                 VESD：静电脉冲

GND：接地电压                VH：正输入信号

VL：负输入信号

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的保护元件以及具有此保护元件的静电放电保护装置其具体实施方式、结构、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效,在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明,在以下的实施例中，相同的元件以相同的编号表示。

图1是依据本发明的一实施例的静电放电保护装置的示意图。请参阅图1所示，静电放电保护装置适于电性连接至第一焊垫101与第二焊垫102，且静电放电保护装包括保护元件110与元件控制器120。

就保护元件110来看，保护元件110包括P型基底130、N型深井区140、P型井区151与152、以及N型晶体管MN1与MN2。其中，N型深井区140配置于P型基底130内，且P型井区151与152配置于N型深井区140内。此外，N型晶体管MN1形成于N型深井区140与P型井区151内，且N型晶体管MN2形成于N型深井区140与P型井区152内。

更进一步来看，N型晶体管MN1包括栅极结构161以及N型掺杂区171与172。其中，栅极结构161配置于P型井区151上，并用以形成N型晶体管MN1的栅极。在一较佳实施例中，栅极结构161可例如是由一栅极介电层与一栅极导电层所构成。此外,栅极结构161是邻近于P型井区151的一侧壁，且N型掺杂区171与172分别位于栅极结构161的两侧。因此,在配置上，N型掺杂区171配置于N型深井区140内,并邻接P型井区151。N型掺杂区172则配置于P型井区151内。藉此，N型晶体管MN1的第一漏/源极与第二漏/源极将分别由N型掺杂区171与172所形成。

相似地，N型晶体管MN2包括栅极结构162以及N型掺杂区173与174。其中，栅极结构162配置于P型井区152上，并用以形成N型晶体管MN2的栅极。在一较佳实施例中，栅极结构162可例如是由一栅极介电层与一栅极导电层所构成。此外，栅极结构162是邻近于P型井区152的一侧壁，且N型掺杂区173与174分别位在栅极结构162的两侧。因此,在配置上，N型掺杂区173配置于N型深井区140内，并邻接P型井区152。N型掺杂区174则配置于P型井区152内。藉此，N型晶体管MN2的第一漏/源极与第二漏/源极将分别由N型掺杂区173与174所形成。

此外，在一较佳实施例中,N型晶体管MN1还包括N型浅掺杂区181,且N型晶体管MN2还包括N型浅掺杂区182。其中，N型浅掺杂区181设置于栅极结构161下方的P型井区151内，并环绕N型掺杂区171的周围。再者，N型浅掺杂区182设置于栅极结构162下方的P型井区152内，并环绕N型掺杂区173的周围。藉此，保护元件110将可利用N型浅掺杂区181与182来提升其耐电压的能力，以应用在高压集成电路中。另一方面，保护元件110还包括P型掺杂区191与192，且P型掺杂区191与192分别配置在P型井区151与152内。

请继续参阅图1所示，保护元件110具有一对称结构。此外，因应此对称结构，保护元件110具有第一连接端TM1、第二连接端TM2、以及第一至第三控制端CT1～CT3。其中，第一控制端CT1电性连接N型晶体管MN1与MN2的第一漏/源极。第一连接端TM1电性连接N型晶体管MN1的第二漏/源极以及P型掺杂区191。第二连接端TM2电性连接N型晶体管MN2的第二漏/源极以及P型掺杂区192。第二控制端CT2电性连接N型晶体管MN1的栅极。第三控制端CT3电性连接N型晶体管MN2的栅极。

更进一来看，保护元件110中的P型井区151、N型深井区140、P型井区152以及N型掺杂区174将构成一PNPN结构，且保护元件110中的P型井区152、N型深井区140、P型井区151以及N型掺杂区172将构成另一PNPN结构。换言之，保护元件110相当于一双向硅控整流器，且第一连接端TM1与第二连接端TM2相当于双向硅控整流器的两输入端。此外，在保护元件110的操作上，可通过第一至第三控制端CT1～CT3，来控制保护元件110中N型晶体管MN1与MN2的导通状态，进而加速保护元件110的导通速度或是抑制保护元件110的电流路径的形成。

因此，在实际应用上，保护元件110可例如是应用在如图1所示的静电放电保护装置中，但其并非用以限定本发明。为了致使本领域具有通常知识的技术人员能更了解图1的实施例，以下将针对保护元件110与元件控制器120的操作机制做进一步地说明。请继续参阅图1所示，元件控制器120包括选择电路121与控制电路122。此外，选择电路121包括P型晶体管MP1～MP4，且控制电路122包括电容C1与C2以及电阻R1与R2。

就选择电路121的电路架构来看，P型晶体管MP1与MP2相互串接在第二焊垫102与第一控制端CT1之间。亦即，P型晶体管MP1的第二漏/源极电性连接第二焊垫102，P型晶体管MP2的第二漏/源极电性连接P型晶体管MP1的第一漏/源极，且P型晶体管MP2的第一漏/源极电性连接第一控制端CT1。此外，P型晶体管MP1与MP2的栅极电性连接第一焊垫101。另一方面，P型晶体管MP3与MP4相互串接在第一焊垫101与第一控制端CT1之间。亦即，P型晶体管MP3的第二漏/源极电性连接第一焊垫101，P型晶体管MP4的第二漏/源极电性连接P型晶体管MP3的第一漏/源极，且P型晶体管MP4的第一漏/源极电性连接第一控制端CT1。此外，P型晶体管MP3与MP4的栅极电性连接第二焊垫102。

在操作上，由于P型晶体管的栅极接收到低准位信号时，此P型晶体管将可导通。因此，当来自第一焊垫101的信号的准位较低时，亦即两焊垫101与102是分别接收到低准位信号与高准位信号时，串接的两P型晶体管MP1与MP2将导通，进而致使选择电路121输出来自第二焊垫102的高准位信号。相对地，当来自第一焊垫101的信号的准位较高时，亦即两焊垫101与102是分别接收到高准位信号与低准位信号时，串接的两P型晶体管MP3与MP4将导通，进而致使选择电路121输出来自第一焊垫101的高准位信号。换言之，选择电路121是会从来自两焊垫101与102的信号中，选出具有高准位的信号(亦即高准位信号)，并据以输出所选出的高准位信号。

就控制电路122的电路架构来看，电容C1与电阻R1串接在第一焊垫101与第二焊垫102之间，且电容C1与电阻R1之间的连接点电性连接至第三控制端CT3。亦即，电容C1的第一端电性连接至第一焊垫101，且电容C1的第二端电性连接至第三控制端CT3。电阻R1的第一端电性连接至电容C1的第二端，且电阻R1的第二端电性连接至第二焊垫102。另一方面，电容C2与电阻R2串接在第二焊垫102与第一焊垫101之间，且电容C2与电阻R2之间的连接点电性连接至第二控制端CT2。亦即，电容C2的第一端电性连接第二焊垫102，且电容C2的第二端电性连接第二控制端CT2。电阻R2的第一端电性连接电容C2的第二端，且电阻R2的第二端电性连接第一焊垫101。

在操作上，串接的电容与电阻可用以作为低通滤波器或是高通滤波器。因此，倘若第二焊垫102的电压准位趋近于系统的基准电位(例如：接地电压)，则当来自第一焊垫101的信号为高频信号(例如：静电脉冲)，则此高频信号将可通过由电容C1与电阻R1所形成的电流回路传送至第三控制端CT3，进而提升第三控制端CT3的电压准位。此外，此时第二控制端CT2的电压准位将可通过由电阻R2与电容C2所形成的电流回路下拉至接地电压。相对地，当来自第一焊垫101的信号为低频信号(例如：正/负输入信号)，则此低频信号将可通过由电阻R2与电容C2所形成的电流回路传送至第二控制端CT2，进而调整第二控制端CT2的电压准位。此外，此时第三控制端CT3的电压准位也将通过由电容C1与电阻R1所形成的电流回路调整至接地电压。换言之，控制电路122会依据来自两焊垫101与102之信号的频率，来调整第二控制端CT2与第三控制端CT3的电压准位。

在实际应用上，静电放电保护装置主要是用以导引来自焊垫的静电脉冲，以避免静电脉冲对集成电路(未绘示出)造成损害。此外，当集成电路正常运作时，集成电路将可通过焊垫接收正输入信号或是负输入信号，且此时的静电放电保护装置将关闭其内部电流路径，以避免形成漏电流。换言之，对图1实施例的静电放电保护装置而言，在不同的情况下，其可能会接收到来自焊垫的静电脉冲、正输入信号或是负输入信号。因此，以下将针对上述3种情况，对图1的静电放电保护装置做更进一步地说明。

图2是用以说明图1的保护元件在静电放电事件下的一状态的示意图。请同时参阅图1与图2所示，当静电脉冲VESD出现在第一焊垫101时，则此时的第一焊垫101相当于接收到高准位信号(例如：静电脉冲VESD)，且第二焊垫102的电压准位将趋近于接地电压GND。因此，当静电脉冲VESD出现在第一焊垫101时，选择电路121会将由静电脉冲VESD所构成的高准位信号输出至第一控制端CT1。

此外，静电脉冲VESD为一高频信号，因此控制电路122会将静电脉冲VESD输出至第三控制端CT3，并将第二控制端CT2的电压准位下拉至接地电压GND。此外，保护元件110的第一连接端TM1与第二连接端TM2将会分别接收到静电脉冲VESD与接地电压GND。据此，如图2所示，保护元件110中的N型晶体管MN1将关闭，且N型晶体管MN2将导通。在此，随着N型晶体管MN2的导通，将促使P型井区152与N型掺杂区174偏压在顺向偏压下。如此一来，由P型井区151、N型深井区140、P型井区152与N型掺杂区174所构成的PNPN结构将可快速地导通，进而形成一电流路径。换言之，当静电放电事件发生时，元件控制器120将导通保护元件110中的一N型晶体管，以致使保护元件110可以快速地导通，并据以形成电流路径来释放静电脉冲。

图3是用以说明图1的保护元件在集成电路正常运作时的一状态的示意图。请同时参阅图1与图3所示，当集成电路正常运作时，传送至焊垫101与102的两操作信号可例如是正输入信号VH(例如：10伏特)以及系统的基准电位(例如：接地电压GND)。此时，第一焊垫101相当于接收到高准位信号(例如：正输入信号VH)，而第二焊垫102则相当于接收到低准位信号(例如：接地电压GND)。因此，选择电路121会将由正输入信号VH所构成的高准位信号输出至第一控制端CT1。

另一方面，由于正输入信号VH为低频信号，因此控制电路122会将正输入信号VH传送至第二控制端CT2，并将第三控制端CT3的电压准位调整至接地电压GND。此外，保护元件110的第一连接端TM1与第二连接端TM2将会分别接收到正输入信号VH与接地电压GND。据此，如图3所示，保护元件110中的两N型晶体管MN1与MN2都将处在不导通的状态下，进而致使保护元件110无法形成电流路径。

换言之，当集成电路正常运作时，亦即当两操作信号分别供应至两焊垫101与102时,元件控制器120将可依据所述两操作信号关闭保护元件110中的两N型晶体管MN1与MN2，以致使保护元件110无法形成电流路径。此外，此时的N型深井区140将偏压在高准位，进而致使保护元件110中由N型深井区140与P型基底130所形成的寄生二极管偏压在反向偏压下。如此一来，将可进一步地确保保护元件110是处在不导通的状态下。

图4是用以说明图1的保护元件在集成电路正常运作时的另一状态的示意图。请同时参阅图1与图4所示，当集成电路正常运作时，传送至两焊垫101与102的两操作信号可例如是负输入信号VL(例如：-10伏特)以及系统的基准电位(例如：接地电压GND)。此时，第一焊垫101相当于接收到低准位信号(例如：负输入信号VL)，而第二焊垫102则相当于接收到高准位信号(例如：接地电压GND)。因此，选择电路121会将由接地电压GND所构成的高准位信号输出至第一控制端CT1。

另一方面，由于负输入信号VL为低频信号，因此控制电路122会将负输入信号VL传送至第二控制端CT2，并将第三控制端CT3的电压准位调整至接地电压GND。此外，保护元件110的第一连接端TM1与第二连接端TM2将会分别接收到负输入信号VL与接地电压GND。据此，如图4所示，保护元件110中的两N型晶体管MN1与MN2都将处在不导通的状态下，进而致使保护元件110无法形成电流路径。换言之，当集成电路正常运作时，即使集成电路是通过焊垫接收负输入信号，元件控制器120依旧会关闭保护元件110中的两N型晶体管MN1与MN2，以致使保护元件110无法形成电流路径。此外，此时由N型深井区140与P型基底130所形成的寄生二极管也将偏压在反向偏压下，进而确保保护元件110是处在不导通的状态下。

图5是依据本发明的另一实施例的静电放电保护装置的示意图。请同时参阅图1与图5所示，两实施例的主要不同之处在于，图1实施例中的控制电路122是由两电容C1与C2以及两电阻R1与R2所构成，而图5实施例中的控制电路122’则是由两电容C3与C4以及两N型晶体管MN3与MN4所构成。

就图5实施例中的控制电路122’来看,电容C3的第一端电性连接第一焊垫101，且电容C3的第二端电性连接第三控制端CT3。N型晶体管MN3的第一漏/源极电性连接电容C3的第二端，N型晶体管MN3的栅极电性连接选择电路121，且N型晶体管MN3的第二漏/源极电性连接第二焊垫102。电容C4的第一端电性连接第二焊垫102，且电容C4的第二端电性连接第二控制端CT2。N型晶体管MN4的第一漏/源极电性连接电容C4的第二端，N型晶体管MN4的栅极电性连接选择电路121，且N型晶体管MN4的第二漏/源极电性连接第一焊垫101。

在操作上，选择电路121会将高准位信号传送至N型晶体管MN3与MN4的栅极，以藉此将N型晶体管MN3与MN4偏压在线性区。如此一来，N型晶体管MN3与MN4将处在导通的状态下，并具有线性电阻的特性。换言之,在选择电路121的控制下，N型晶体管MN3与MN4将可等效成图1的控制电路122中的两电阻R1与R2。据此，图5中的控制电路122’将具有与图1的控制电路122相同或是相似的操作机制。

举例来说,当静电脉冲出现在第一焊垫101时,选择电路121将利用由静电脉冲所构成的高准位信号导通N型晶体管MN3与MN4，以致使N型晶体管MN3与MN4偏压在线性区。藉此,来自第一焊垫101的静电脉冲将可通过由电容C3与N型晶体管MN3所形成的电流回路,传送至第三控制端CT3。此外，第二控制端CT2的电压准位将可通过由N型晶体管MN4与电容C4所形成的电流回路下拉至接地电压。至于图5实施例中其余构件的连接方式以及操作机制...等，已包含在上述各实施例中，故在此不予赘述。

图6是依据本发明的再一实施例的静电放电保护装置的示意图。请同时参阅图1与图6所示，两实施例的主要不同之处在于，图6中的元件控制器120’与图1中的元件控制器120，两者的电路架构不相同，但两者的操作机制相同或是相似。

就图6中的元件控制器120’来看，元件控制器120’包括选择电路610、选择电路620以及控制电路630。其中，选择电路610包括P型晶体管MP5～MP8，且选择电路610与图1中的选择电路121具有相同的电路结构。换言之，选择电路610会从来自两焊垫101与102的信号中，选出具有高准位的信号(亦即高准位信号)，并据以输出所选出的高准位信号。至于选择电路610的细部说明已包含在上述实施例中，故在此不予赘述。

选择电路620包括N型晶体管MN5～MN8。其中，N型晶体管MN5的第一漏/源极电性连接第二焊垫102,N型晶体管MN5的栅极电性连接第一焊垫101。N型晶体管MN6的第一漏/源极电性连接N型晶体管MN5的第二漏/源极，N型晶体管MN6的栅极电性连接第一焊垫101，且N型晶体管MN6的第二漏/源极电性连接控制电路630。N型晶体管MN7的第一漏/源极电性连接第一焊垫101，N型晶体管MN7的栅极电性连接第二焊垫102。N型晶体管MN8的第一漏/源极电性连接N型晶体管MN7的第二漏/源极，N型晶体管MN8的栅极电性连接第二焊垫102，且N型晶体管MN8的第二漏/源极电性连接控制电路630。

在操作上，由于N型晶体管的栅极接收到高准位信号时，此N型晶体管将可导通。因此，当来自第一焊垫101的信号的准位较低时，亦即两焊垫101与102是分别接收到低准位信号与高准位信号时，串接的两N型晶体管MN7与MN8将导通，进而致使选择电路620输出来自第一焊垫101的低准位信号。相对地，当来自第一焊垫101的信号的准位较高时，亦即两焊垫101与102是分别接收到高准位信号与低准位信号时，串接的两N型晶体管MN5与MN6将导通，进而致使选择电路620输出来自第二焊垫102的低准位信号。换言之，选择电路620是会从来自两焊垫101与102的信号中，选出具有低准位的信号(亦即低准位信号)，并据以输出所选出的低准位信号。

控制电路630包括P型晶体管MP9与MP10以及N型晶体管MN9～MN12。其中，P型晶体管MP9的第二漏/源极电性连接选择电路610，且P型晶体管MP9的第一漏/源极电性连接第二控制端CT2与第三控制端CT3。N型晶体管MN9的第一漏/源极电性连接P型晶体管MP9的第一漏/源极，且N型晶体管MN9的栅极电性连接选择电路610。N型晶体管MN10的第一漏/源极电性连接N型晶体管MN9的第二漏/源极，N型晶体管MN10的栅极接收电源电压VDD，且N型晶体管MN10的第二漏/源极电性连接选择电路620。P型晶体管MP10的第二漏/源极电性连接选择电路610，P型晶体管MP10的栅极电性连接P型晶体管MP9的第一漏/源极,且P型晶体管MP10的第一漏/源极电性连接P型晶体管MP9的栅极。N型晶体管MN11的第一漏/源极电性连接P型晶体管MP10的第一漏/源极,且N型晶体管MN11的栅极电性连接选择电路610。N型晶体管MN12的第一漏/源极电性连接N型晶体管MN11的第二漏/源极，N型晶体管MN12的栅极电性连接P型晶体管MP10的栅极,且N型晶体管MN12的第二漏/源极电性连接选择电路620。

相似地，对图6实施例的静电放电保护装置而言，在不同的情况下,其可能会接收到来自焊垫的静电脉冲、正输入信号或是负输入信号。因此,以下将针对上述3种情况，对图6的静电放电保护装置做更进一步地说明。

图7是用以说明图6的保护元件在静电放电事件下的一状态的示意图。请同时参阅图6与图7所示，当静电脉冲VESD出现在第一焊垫101时，则此时的第一焊垫101相当于接收到高准位信号(例如：静电脉冲VESD)，且第二焊垫102的电压准位将趋近于接地电压GND。因此，此时的选择电路610会将由静电脉冲VESD所构成的高准位信号输出至第一控制端CT1与控制电路630。此外，选择电路620则会将趋近于接地电压GND的低准位信号输出至控制电路630。

对控制电路630来说，此时的控制电路630将无法接收到电源电压VDD，进而致使N型晶体管MN10处在不导通的状态。此外，来自选择电路610的静电脉冲VESD将导通N型晶体管MN9与MN11。再者,静电脉冲VESD会通过P型晶体管MP10的寄生电容耦合至P型晶体管MP10的栅极,进而关闭P型晶体管MP10,并导通N型晶体管MN12。藉此，随着N型晶体管MN11与MN12的导通,P型晶体管MP9的栅极将可接收到低准位信号,进而导通P型晶体管MP9。如此一来,控制电路630将可通过导通的P型晶体管MP9,输出静电脉冲VESD至第二控制端CT2与第三控制端CT3。换言之，当静电脉冲VESD出现在第一焊垫101时，控制电路630会将由静电脉冲VESD所形成的高准位信号，输出至第二控制端CT2与第三控制端CT3。

据此，如图7所示，保护元件110中的N型晶体管MN1将关闭，且N型晶体管MN2将导通。在此，随着N型晶体管MN2的导通,将促使P型井区152与N型掺杂区174偏压在顺向偏压下。如此一来，由P型井区151、N型深井区140、P型井区152与N型掺杂区174所构成的PNPN结构将可快速地导通，进而形成一电流路径。换言之，当静电放电事件发生时，元件控制器630将导通保护元件110中的一N型晶体管，以致使保护元件110可以快速地导通，并据以形成电流路径来释放静电脉冲。

图8是用以说明图6的保护元件在集成电路正常运作时的一状态的示意图。请同时参阅图6与图8所示，当集成电路正常运作时，传送至焊垫101与102的两操作信号可例如是正输入信号VH(例如：10伏特)以及系统的基准电位(例如：接地电压GND)，且此时的控制电路630将可接收到电源电压VDD。此时,第一焊垫101相当于接收到高准位信号(例如：正输入信号VH),而第二焊垫102则相当于接收到低准位信号(例如：接地电压GND)。因此,选择电路610会将由正输入信号VH所构成的高准位信号输出至第一控制端CT1与控制电路630。此外，选择电路620会将由接地电压GND所构成的低准位信号输出至控制电路630。

另一方面,控制电路630将利用电源电压VDD导通N型晶体管MN10。此外，来自选择电路610的正输入信号VH将导通N型晶体管MN9与MN11。藉此，随着N型晶体管MN9与MN10的导通，控制电路630将可输出由接地电压GND所构成的低准位信号至第二控制端CT2与第三控制端CT3。此外，随着N型晶体管MN9与MN10的导通，P型晶体管MP10的栅极将接收到由接地电压GND所构成的低准位信号，进而处在导通的状态，并据以关闭P型晶体管MP9。

如此一来，如图8所示，保护元件110中的两N型晶体管MN1与MN2都将处在不导通的状态下，进而致使保护元件110无法形成电流路径。换言之,当集成电路正常运作时，亦即当两操作信号分别供应至两焊垫101与102时，元件控制器630将可依据所述两操作信号关闭保护元件110中的两N型晶体管MN1与MN2，以致使保护元件110无法形成电流路径。此外，此时由N型深井区140与P型基底130所形成的寄生二极管将偏压在反向偏压下。

图9是用以说明图6的保护元件在集成电路正常运作时的另一状态的示意图。请同时参阅图6与图9所示，当集成电路正常运作时，传送至两焊垫101与102的两操作信号可例如是负输入信号VL(例如：-10伏特)以及系统的基准电位(例如：接地电压GND)，且此时的控制电路630将可接收到电源电压VDD。此时，第一焊垫101相当于接收到低准位信号(例如：负输入信号VL)，而第二焊垫102则相当于接收到高准位信号(例如：接地电压GND)。因此，选择电路610会将由接地电压GND所构成的高准位信号输出至第一控制端CT1与控制电路630。此外，选择电路620会将由负输入信号VL所构成的低准位信号输出至控制电路630。

另一方面,控制电路630将利用电源电压VDD导通N型晶体管MN10。此外，来自选择电路610的接地电压GND将导通N型晶体管MN9与MN11。藉此,随着N型晶体管MN9与MN10的导通,控制电路630将可输出由负输入信号VL所构成的低准位信号至第二控制端CT2与第三控制端CT3。此外,随着N型晶体管MN9与MN10的导通，P型晶体管MP10的栅极将接收到由负输入信号VL所构成的低准位信号，进而处在导通的状态，并据以关闭P型晶体管MP9。

如此一来，如图9所示，保护元件110中的两N型晶体管MN1与MN2都将处在不导通的状态下,进而致使保护元件110无法形成电流路径。换言之,当集成电路正常运作时,即使集成电路是通过焊垫接收负输入信号,元件控制器630依旧会关闭保护元件110中的两N型晶体管MN1与MN2，以致使保护元件110无法形成电流路径。此外，此时由N型深井区140与P型基底130所形成的寄生二极管也将偏压在反向偏压下。

综上所述,本发明的保护元件除了具有可双向触发的PNPN结构以外,还具有2个N型晶体管。藉此，可通过调整保护元件的控制端的电压准位,来控制保护元件中N型晶体管的导通状态，进而加快保护元件的导通速度或是抑制保护元件的电流路径的形成。此外，由于保护元件具有较佳的导通速度，因此将有助于提升静电放电保护装置的防护能力。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。

Claims (25)

1.一种静电放电保护装置，电性连接一第一焊垫与一第二焊垫，其特征在于其包括：

一保护元件，具有一第一连接端、一第二连接端以及一第一至一第三控制端，其中该保护元件通过该第一与该第二连接端分别电性连接该第一与该第二焊垫，并包括：

一P型基底，其包括一N型深阱区、一第一P型阱区与一第二P型阱区，其中该第一与该第二P型阱区配置于该N型深阱区内；

一第一N型晶体管，形成于该N型深阱区与该第一P型阱区内；及

一第二N型晶体管，形成于该N型深阱区与该第二P型阱区内，且该第一与该第二N型晶体管的第一漏/源极电性连接该第一控制端，该第一与该第二N型晶体管的第二漏/源极分别电性连接该第一与该第二连接端，该第一与该第二N型晶体管的栅极分别电性连接该第二与该第三控制端；以及

一元件控制器，电性连接该第一至该第三控制端，当一静电脉冲出现在该第一焊垫或该第二焊垫时，该元件控制器导通该第一与该第二N型晶体管其中之一，以通过该保护元件中的一电流路径来释放该静电脉冲，当一第一与一第二操作信号被供应至该第一与该第二焊垫时，该元件控制器依据该第一与该第二操作信号关闭该第一与该第二N型晶体管，以致使该保护元件无法形成该电流路径。

2.根据权利要求1所述的静电放电保护装置，其特征在于其中当该静电脉冲出现在该第一焊垫时，该元件控制器将该静电脉冲导引至该第一控制端，且该元件控制器导通该第二N型晶体管，并关闭该第一N型晶体管。

3.根据权利要求2所述的静电放电保护装置，其特征在于其中该元件控制器还将该静电脉冲导引至该第三控制端，并将该第二控制端的电压准位下拉至一接地电压。

4.根据权利要求2所述的静电放电保护装置，其特征在于其中该元件控制器还将该静电脉冲导引至该第二控制端与该第三控制端。

5.根据权利要求1所述的静电放电保护装置，其特征在于其中该元件控制器包括：

一第一选择电路，电性连接该第一焊垫、该第二焊垫与该第一控制端，其中该第一选择电路会从来自该第一与该第二焊垫的信号中选出一高准位信号，并输出该高准位信号至该第一控制端；以及

一第一控制电路，电性连接该第一焊垫、该第二焊垫、该第二控制端与该第三控制端，其中该第一控制电路依据来自该第一与该第二焊垫的信号的频率，来调整该第二控制端与该第三控制端的电压准位。

6.根据权利要求5所述的静电放电保护装置，其特征在于其中该第一选择电路包括：

一第一P型晶体管，其栅极电性连接该第一焊垫；

一第二P型晶体管，其栅极电性连接该第一焊垫，且该第一P型晶体管与该第二P型晶体管串接在该第二焊垫与该第一控制端之间；

一第三P型晶体管，其栅极电性连接该第二焊垫；以及

一第四P型晶体管，其栅极电性连接该第二焊垫，且该第三P型晶体管与该第四P型晶体管串接在该第一焊垫与该第一控制端之间。

7.根据权利要求5所述的静电放电保护装置，其特征在于其中该第一控制电路包括：

一第一电容，其第一端电性连接该第一焊垫，该第一电容的第二端电性连接该第三控制端；

一第一电阻，其第一端电性连接该第一电容的第二端，该第一电阻的第二端电性连接该第二焊垫；

一第二电容，其第一端电性连接该第二焊垫，该第二电容的第二端电性连接该第二控制端；以及

一第二电阻，其第一端电性连接该第二电容的第二端，该第二电阻的第二端电性连接该第一焊垫。

8.根据权利要求5所述的静电放电保护装置，其特征在于其中该第一控制电路包括：

一第三电容，其第一端电性连接该第一焊垫，该第三电容的第二端电性连接该第三控制端；

一第三N型晶体管，其第一漏/源极电性连接该第三电容的第二端，该第三N型晶体管的栅极电性连接该第一选择电路，该第三N型晶体管的第二漏/源极电性连接该第二焊垫；

一第四电容，其第一端电性连接该第二焊垫，该第四电容的第二端电性连接该第二控制端；以及

一第四N型晶体管，其第一漏/源极电性连接该第四电容的第二端，该第四N型晶体管的栅极电性连接该第一选择电路，该第四N型晶体管的第二漏/源极电性连接该第一焊垫。

9.根据权利要求1所述的静电放电保护装置，其特征在于其中该元件控制器包括：

一第二选择电路，电性连接该第一焊垫、该第二焊垫与该第一控制端，其中该第二选择电路会从来自该第一与该第二焊垫的信号中选出一高准位信号，并输出该高准位信号至该第一控制端；

一第三选择电路，电性连接该第一焊垫与该第二焊垫，其中该第三选择电路会从来自该第一与该第二焊垫的信号中选出一低准位信号，并输出该低准位信号；以及

一第二控制电路，电性连接该第二选择电路、该第三选择电路、该第二控制端与该第三控制端，其中当该静电脉冲出现在该第一焊垫时，该第二控制电路将由该静电脉冲所形成的该高准位信号输出至该第二与该第三控制端，当该第一与该第二操作信号被供应至该第一与该第二焊垫时，该第二控制电路接收一电源电压，并将该低准位信号输出至该第二与该第三控制端。

10.根据权利要求9所述的静电放电保护装置，其特征在于其中该第二选择电路包括：

一第五P型晶体管，其栅极电性连接该第一焊垫；

一第六P型晶体管，其栅极电性连接该第一焊垫，且该第五P型晶体管与该第六P型晶体管串接在该第二焊垫与该第一控制端之间；

一第七P型晶体管，其栅极电性连接该第二焊垫；以及

一第八P型晶体管，其栅极电性连接该第二焊垫，且该第七P型晶体管与该第八P型晶体管串接在该第一焊垫与该第一控制端之间。

11.根据权利要求9所述的静电放电保护装置，其特征在于其中该第三选择电路包括：

一第五N型晶体管，其第一漏/源极电性连接该第二焊垫，该第五N型晶体管的栅极电性连接该第一焊垫；

一第六N型晶体管，其第一漏/源极电性连接该第五N型晶体管的第二漏/源极，该第六N型晶体管的栅极电性连接该第一焊垫，该第六N型晶体管的第二漏/源极电性连接该第二控制电路；

一第七N型晶体管，其第一漏/源极电性连接该第一焊垫，该第七N型晶体管的栅极电性连接该第二焊垫；以及

一第八N型晶体管，其第一漏/源极电性连接该第七N型晶体管的第二漏/源极，该第八N型晶体管的栅极电性连接该第二焊垫，该第八N型晶体管的第二漏/源极电性连接该第二控制电路。

12.根据权利要求9所述的静电放电保护装置，其特征在于其中该第二控制电路包括：

一第九P型晶体管，其第一漏/源极电性连接该第二与该第三控制端，该第九P型晶体管的第二漏/源极电性连接该第二选择电路；

一第九N型晶体管，其第一漏/源极电性连接该第九P型晶体管的第一漏/源极，该第九N型晶体管的栅极电性连接该第二选择电路；

一第十N型晶体管，其第一漏/源极电性连接该第九N型晶体管的第二漏/源极，该第十N型晶体管的栅极接收该电源电压，该第十N型晶体管的第二漏/源极电性连接该第三选择电路；

一第十P型晶体管，其第一漏/源极电性连接该第九P型晶体管的栅极，该第十P型晶体管的栅极电性连接该第九P型晶体管的第一漏/源极，该第十P型晶体管的第二漏/源极电性连接该第二选择电路；

一第十一N型晶体管，其第一漏/源极电性连接该第十P型晶体管的第一漏/源极，该第十一N型晶体管的栅极电性连接该第二选择电路；以及

一第十二N型晶体管，其第一漏/源极电性连接该第十一N型晶体管的第二漏/源极，该第十二N型晶体管的栅极电性连接该第十P型晶体管的栅极，该第十二N型晶体管的第二漏/源极电性连接该第三选择电路。

13.根据权利要求1所述的静电放电保护装置，其特征在于其中该第一N型晶体管包括：

一第一栅极结构，配置于该第一P型阱区上，且该第一N型晶体管的栅极是由该第一栅极结构所形成；

一第一N型掺杂区，配置于该N型深阱区内，并邻接该第一P型阱区，且该第一N型晶体管的第一漏/源极是由该第一N型掺杂区所形成；以及

一第二N型掺杂区，配置于该第一P型阱区内，且该第一N型晶体管的第二漏/源极是由该第二N型掺杂区所形成。

14.根据权利要求13所述的静电放电保护装置，其特征在于其中该第一N型晶体管还包括：

一第一N型浅掺杂区，设置于该第一栅极结构下方的该第一P型阱区内，并环绕该第一N型掺杂区的周围。

15.根据权利要求1所述的静电放电保护装置，其特征在于其中该第二N型晶体管包括：

一第二栅极结构，配置于该第二P型阱区上，且该第二N型晶体管的栅极是由该第二栅极结构所形成；

一第三N型掺杂区，配置于该N型深阱区内，并邻接该第二P型阱区，且该第二N型晶体管的第一漏/源极是该第三N型掺杂区所形成；以及

一第四N型掺杂区，配置于该第二P型阱区内，且该第二N型晶体管的第二漏/源极是由该第四N型掺杂区所形成。

16.根据权利要求15所述的静电放电保护装置，其特征在于其中该第二N型晶体管还包括：

一第二N型浅掺杂区，设置于该第二栅极结构下方的该第二P型阱区内，并环绕该第三N型掺杂区的周围。

17.根据权利要求1所述的静电放电保护装置，其特征在于其中该保护元件还包括：

一第一P型掺杂区，配置于该第一P型阱区内，并电性连接该第一连接端。

18.根据权利要求1所述的静电放电保护装置，其特征在于其中该保护元件还包括：

一第二P型掺杂区，配置于该第二P型阱区内，并电性连接该第二连接端。

19.一种保护元件，其特征在于其包括：

一P型基底，其包括一N型深阱区、一第一P型阱区与一第二P型阱区，其中该第一与该第二P型阱区配置于该N型深阱区内；

一第一N型晶体管，形成于该N型深阱区与该第一P型阱区内；以及

一第二N型晶体管，形成于该N型深阱区与该第二P型阱区内；

其中，该保护元件具有一第一连接端、一第二连接端以及一第一至一第三控制端，且该第一与该第二N型晶体管的第一漏/源极电性连接该第一控制端，该第一与该第二N型晶体管的第二漏/源极分别电性连接该第一与该第二连接端，该第一与该第二N型晶体管的栅极分别电性连接该第二与该第三控制端。

20.根据权利要求19所述的保护元件，其特征在于其还包括：

一第一P型掺杂区，配置于该第一P型阱区内，并电性连接该第一连接端。

21.根据权利要求19所述的保护元件，其特征在于其还包括：

一第二P型掺杂区，配置于该第二P型阱区内，并电性连接该第二连接端。

22.根据权利要求19所述的保护元件，其特征在于其中该第一N型晶体管包括：

一第一栅极结构，配置于该第一P型阱区上，且该第一N型晶体管的栅极是由该第一栅极结构所形成；

一第一N型掺杂区，配置于该N型深阱区内，并邻接该第一P型阱区，且该第一N型晶体管的第一漏/源极是由该第一N型掺杂区所形成；以及

一第二N型掺杂区，配置于该第一P型阱区内，且该第一N型晶体管的第二漏/源极是由该第二N型掺杂区所形成。

23.根据权利要求22所述的保护元件，其特征在于其中该第一N型晶体管还包括：

一第一N型浅掺杂区，设置于该第一栅极结构下方的该第一P型阱区内，并环绕该第一N型掺杂区。

24.根据权利要求19所述的保护元件，其特征在于其中该第二N型晶体管包括：

一第二栅极结构，配置于该第二P型阱区上，且该第二N型晶体管的栅极是由该第二栅极结构所形成；

一第三N型掺杂区，配置于该N型深阱区内，并邻接该第二P型阱区，且该第二N型晶体管的第一漏/源极是该第三N型掺杂区所形成；以及

一第四N型掺杂区，配置于该第二P型阱区内，且该第二N型晶体管的第二漏/源极是由该第四N型掺杂区所形成。

25.根据权利要求24所述的保护元件，其特征在于其中该第二N型晶体管还包括：

一第二N型浅掺杂区，设置于该第二栅极结构下方的该第二P型阱区内，并环绕该第三N型掺杂区。