CN107046022B - 静电放电保护器件和集成电路 - Google Patents

Abstract

一种静电放电保护器件和集成电路，所述静电放电保护器件包括：衬底；位于衬底内的可控硅结构，所述可控硅结构包括：用于实现静电输入的阳极，以及用于实现静电输出的阴极以及控制极；第一触发MOS管用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。本发明通过设置第一触发MOS管用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。所述第一触发MOS管在所述可控硅结构之前实现导通，一部分静电通过所述第一触发MOS管释放，而且随着静电的释放所述静电释放电流流经所述可控硅结构，能够对所述可控硅结构进行充电，从而使所述可控硅结构触发，从而降低了所述静电保护器件的触发电压。

Description

静电放电保护器件和集成电路

技术领域

本发明涉及半导体器件领域，特别涉及一种静电放电保护器件和集成电路。

背景技术

静电放电现象(Electrostatic Discharge)对集成电路的可靠性构成严重的威胁。而且随着半导体技术的发展，半导体器件的尺寸不断缩小，器件密度不断提高，一方面，介质层厚度越来越薄，器件能够承受的静电压力越来越低；另一方面，容易产生、积累静电的材料(如塑料、橡胶等)大量使用，使得集成电路受到静电放电损伤的几率大大增加。

静电放电现象的模式大致可以分为四种：人体放电模式(Human-Body Model,HBM)、机器放电模式(Machine Model,MM)、组件充电放电模式(Charged Device Model,CDM)以及电场感应模式(Field Induced Model,FIM)。当发生静电放电时，静电荷产生的电流通常高达数安培，在静电荷输入时所产生的电压高达数伏甚至数十伏。如果较大的静电电流进入芯片内部，会造成芯片的损伤，同时静电荷输入时所产生的高压会造成内部器件的栅氧击穿，从而引起电路失效。因此在现有芯片设计中，通常采用静电放电保护器件对静电电荷进行释放以减少芯片损伤。

在集成电路正常工作状态下，静电放电保护器件是属于关闭状态，并不影响芯片内其他器件的功能。而在发生静电放电现象时，静电荷输入产生瞬间高压，此时静电放电保护器件开启导通，迅速释放静电电荷。

现有的静电放电保护器件的设计和应用包括：栅接地的N型场效应晶体管(GateGrounded NMOS，简称GGNMOS)保护器件、可控硅(Silicon Controlled Rectifier，简称SCR)保护器件、横向扩散场效应晶体管(Laterally Diffused MOS，简称LDMOS)保护器件、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护器件等。其中可控硅保护器件具有高稳定性、制造工艺简单等优点，被广泛应用于集成电路以及电源域的防护中。但是现有技术中的可控硅保护器件具有触发电压高的问题。

发明内容

本发明解决的问题是提供一种静电放电保护器件和集成电路，以降低所述静电放电保护器件的触发电压，提高所述集成电路的稳定性。

为解决上述问题，本发明提供一种静电放电保护器件，包括：

衬底；

位于衬底内的可控硅结构，所述可控硅结构包括：用于实现静电输入的阳极，以及用于实现静电输出的阴极以及控制极；

第一触发MOS管，所述第一触发MOS管包括第一端、第二端以及控制端，所述控制端控制所述第一触发MOS管的第一端和所述第一触发MOS管的第二端的导通和截断；

所述第一触发MOS管的第一端、控制端与所述可控硅结构的阳极相连；所述第一触发MOS管的第二端与所述可控硅结构的阴极和控制极相连，用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。

可选的，所述衬底为P型衬底，所述可控硅结构包括位于P型衬底内的N型阱区，所述第一触发MOS管位于所述N型阱区内。

可选的，所述第一触发MOS管为P型MOS管。

可选的，所述可控硅结构还包括：位于N型阱区内的第一N型掺杂区；位于第一N型掺杂区和P型衬底之间N型阱区内的第一P型掺杂区；位于P型衬底内的第二P型掺杂区；位于第二P型掺杂区和N型阱区之间P型衬底内的第二N型掺杂区；所述第一N型掺杂区和所述第一P型掺杂区与所述可控硅结构的阳极相连；所述第二N型掺杂区与所述可控硅结构的阴极相连，所述第二P型掺杂区与所述可控硅结构的控制极相连。

可选的，所述第一N型掺杂区和所述第二N型掺杂区为N型重掺杂区；所述第一P型掺杂区和所述第二P型掺杂区为P型重掺杂区。

可选的，所述可控硅结构还包括：位于第一P型掺杂区和第二N型掺杂区之间且横跨P型衬底和N型阱区的第三N型掺杂区；位于第三N型掺杂区和第二N型掺杂区之间P型衬底表面的第二栅极结构；所述第二栅极结构与所述可控硅结构的阴极和控制极相连。

可选的，所述可控硅结构还包括：第二触发MOS管，所述第二触发MOS管包括第一端、第二端以及控制端，所述控制端控制所述第二触发MOS管的第一端和所述第二触发MOS管第二端之间的导通和截断；所述第二触发MOS管的第一端与所述第三N型掺杂区相连；所述第二触发MOS管的第二端与所述第二N型掺杂区相连；所述第二触发MOS管的控制端与所述第二栅极结构相连。

可选的，第一触发MOS管包括：位于N型阱区内的第三P型掺杂区；位于第三P型掺杂区和第一N型掺杂区之间N型阱区内的第四P型掺杂区；位于第三P型掺杂区和第四P型掺杂区之间P型衬底表面第一栅极结构；所述第四P型掺杂区与所述第一触发MOS管的第一端相连，所述第一栅极结构与所述第一触发MOS管的控制端；所述第三P型掺杂区与所述第一触发MOS管的第二端相连。

可选的，所述第三P型掺杂区和所述第四P型掺杂区为P型重掺杂区。

可选的，所述可控硅结构为低触发电压可控硅结构。

可选的，所述可控硅结构还包括：第二触发MOS管，所述第二触发MOS管包括第一端、第二端以及控制端，所述控制端控制所述第二触发MOS管的第一端和所述第二触发MOS管第二端之间的导通和截断；所述第二触发MOS管的第一端与所述N型阱区相连；所述第二触发MOS管的第二端与控制端连接所述可控硅结构的阴极和控制极相连。

可选的，所述静电放电保护器件还包括：用于实现静电输入输出的第一连接端和第二连接端；所述第一连接端与所述静电放电端相连，所述第二连接端接地；所述第一连接端与所述可控硅结构的阳极相连；所述第二连接端与所述可控硅结构的阴极和控制极相连。

相应的，本发明还提供一种集成电路，包括：

芯片；本发明的静电放电保护器件，与所述芯片相连，用于实现芯片的静电放电。

可选的，所述芯片具有静电输入引脚和接地的地端引脚；

所述可控硅结构的阳极与所述静电输入引脚相连，所述可控硅结构的阳极和控制极与所述地端引脚相连。

与现有技术相比，本发明的技术方案具有以下优点：

本发明通过设置第一触发MOS管，所述第一触发MOS管的第一端、控制端与所述可控硅结构的阳极相连；所述第一触发MOS管的第二端与所述可控硅结构的阴极和控制极相连，用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。所述第一触发MOS管在所述可控硅结构之前实现导通，一部分静电通过所述第一触发MOS管释放，而且随着静电的释放所述静电释放电流流经所述可控硅结构，能够对所述可控硅结构进行充电，从而使所述可控硅结构触发，从而降低了所述静电保护器件的触发电压。

本发明可选实施例中，所述第一触发MOS管由第三P型掺杂区和第四P型掺杂区构成，而且所述第三P型掺杂区和所述第四P型掺杂区为P型重掺杂区，因此所述第一触发MOS管的击穿电压较低，能够在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。

本发明可选实施例中，可控硅结构可以为低触发电压可控硅结构，因此所述可控硅结构还包括第二栅极结构，可以通过选择不同的第二栅极结构的长度，实现对所述可控硅结构触发电压的控制。

附图说明

图1是现有技术中一种静电放电保护器件的剖面结构示意图；

图2是本发明静电放电保护器件一实施例的结构示意图。

具体实施方式

由背景技术可知，现有技术中的静电放电保护器件存在触发电压过高的问题。现结合现有技术中静电放电保护器件结构分析其触发电压过高问题的原因：

参考图1，示出了现有技术中一种静电放电保护器件的剖面结构示意图。

所述静电放电保护器件由可控硅结构构成。

具体的，所述静电放电保护器件包括：位于P型衬底10内的N型阱区20；位于N型阱区20内的第一N型掺杂区41和第一P型掺杂区51；位于P型衬底10内的第二N型掺杂区42和第二P型掺杂区52；第一N型掺杂区41、所述第一P型掺杂区51、所述第二N型掺杂区42和所述第二P型掺杂区52之间以隔离结构30实现电隔离。

所述第一N型掺杂区41、所述第一P型掺杂区51、所述第二N型掺杂区42和所述第二P型掺杂区52构成可控硅结构。具体的，所述第一P型掺杂区51、N型阱区20和P型衬底10构成PNP管pnp；所述第二N型掺杂区42、P型衬底10和N型阱区20构成NPN管npn。

所述第一N型掺杂区41和第一P型掺杂区51与静电放电输入端esd相连；所述第二N型掺杂区42和第二P型掺杂区52与地端gnd相连。

在电路正常工作下，由于P型衬底10和N型阱区20之间的PN结反向偏置，所述可控硅结构并不开启，因此所述静电放电保护器件并不影响其他部分电路的正常工作。

但是在静电放电条件下，所述可控硅结构的状态会发生很大的改变。

具体地说，静电放电输入端esd电位相对于地端gnd电位为负时，P型衬底10与N型阱区20之间的PN结正相偏置，因此PN结实现导通，形成的静电电流从P型衬底10向N型阱区20流动。由于正向导通的PN结具有良好的电流释放能力，且导通电压一般较小，因此可以起到良好的静电放电保护作用。

静电放电输入端esd电位相对于地端gnd电位为正时，由于静电放电电压很高，超过P型衬底10和N型阱区20之间所构成PN结的击穿电压。因此P型衬底10和N型阱区20之间的PN结发生雪崩击穿，形成的雪崩击穿电流从N型阱区20向P型衬底10流动。雪崩击穿电流流经P型衬底10和N型阱区20时，分别在P型衬底10的寄生电阻R_psub以及N型阱区20的寄生电阻R_nw产生压降，两个电阻两端压降的产生使得可控硅结构中PNP管pnp和NPN管npn的基极和发射极均处于正向偏置，进而使可控硅结构发生正反馈现象，电流值急剧增大，从而实现静电电荷的有效释放。

静电放电输入端esd电位相对于地端gnd电位为正时，使P型衬底10与N型阱区20之间的PN结正相偏置的电压一般较低，也就是说所述静电放电保护器件的触发电压相对较低。

但是当静电放电输入端esd电位相对于地端gnd电位为负时，所述静电放电保护器件的触发电压为所述可控硅结构的触发电压，即N型阱区20与P型衬底10之间所构成PN结的雪崩击穿电压。一般情况下，由于所述N型阱区20与P型衬底10的掺杂浓度均较低，因此N型阱区20与P型衬底10之间所构成PN结的雪崩击穿电压也较高，甚至有可能会高达几十伏，也就是说，所述静电放电保护器件的触发电压会较高，无法起到保护电路的功能。

为解决所述技术问题，本发明提供一种静电放电保护器件，包括：

衬底；位于衬底内的可控硅结构，所述可控硅结构包括：用于实现静电输入的阳极，以及用于实现静电输出的阴极以及控制极；第一触发MOS管，所述第一触发MOS管包括第一端、第二端以及控制端，所述控制端控制所述第一触发MOS管的第一端和所述第一触发MOS管的第二端的导通和截断；所述第一触发MOS管的第一端、控制端与所述可控硅结构的阳极相连；所述第一触发MOS管的第二端与所述可控硅结构的阴极和控制极相连，用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。

本发明通过设置第一触发MOS管，所述第一触发MOS管的第一端、控制端与所述可控硅结构的阳极相连；所述第一触发MOS管的第二端与所述可控硅结构的阴极和控制极相连，用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。所述第一触发MOS管在所述可控硅结构之前实现导通，一部分静电通过所述第一触发MOS管释放，而且随着静电的释放所述静电释放电流流经所述可控硅结构，能够对所述可控硅结构进行充电，从而使所述可控硅结构触发，从而降低了所述静电保护器件的触发电压。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图2，示出了本发明所提供静电放电保护器件一实施例的结构示意图。

所述静电放电保护器件包括：衬底，以及位于衬底中的可控硅结构150和第一触发MOS管120。

所述衬底为P型衬底100；

所述可控硅结构150位于P型衬底100中，用于在静电放电条件下实现静电释放，所述可控硅结构150包括用于实现静电输入的阳极A，以及用于实现静电输出的阴极K以及控制极G。

具体的，所述可控硅结构150包括位于P型衬底100内的N型阱区110。

所述可控硅结构150还包括：位于N型阱区110内的第一N型掺杂区151n；位于第一N型掺杂区151n和P型衬底100之间N型阱区110内的第一P型掺杂区151p；位于P型衬底内的第二P型掺杂区152p；位于第二P型掺杂区152p和N型阱区110之间P型衬底100内的第二N型掺杂区152n。

所述第一N型掺杂区151n和所述第一P型掺杂区151p与所述可控硅结构的阳极A相连；所述第二N型掺杂区152n与所述可控硅结构的阴极K相连，所述第二P型掺杂区152p与所述可控硅结构的控制极G相连。

具体的，所述第一N型掺杂区151n和所述第二N型掺杂区152n为N型重掺杂区；所述第一P型掺杂区151p和所述第二P型掺杂区152p为P型重掺杂区。

本实施例中，为了进一步降低所述静电放电保护器件的触发电压，本实施例中，所述可控硅结构150可以为低触发电压可控硅结构(Low Voltage Triggered SCR,LVTSCR)。与普通可控硅结构相比，所述低触发电压可控硅结构加入了一触发MOS管，在N型阱区与P型衬底所构成的PN结反向偏置时，所述低触发电压可控硅结构依靠所述触发MOS管的穿通以实现可控硅结构的触发。

具体的，所述可控硅结构150还包括第二触发MOS管，所述第二触发MOS管包括第一端、第二端以及控制端，所述控制端控制所述第二触发MOS管的第一端和所述第二触发MOS管第二端之间的导通和截断；所述第二触发MOS管的第一端与所述N型阱区相连，所述第二触发MOS管的第二端和控制端与所可控硅结构的阴极和控制极相连。

具体的，所述可控硅结构150还包括位于第一P型掺杂区151p和第二N型掺杂区152n之间且横跨P型衬底100和N型阱区110的第三N型掺杂区153n；位于第三N型掺杂区153n和第二N型掺杂区152n之间P型衬底100表面的第二栅极结构153g；所述第二栅极结构153g与所述可控硅结构150的阴极K和控制极G相连。

也就是说，本实施例中，所述第三N型掺杂区153n与所述第二触发MOS管的第一端相连；所述第二N型掺杂区152n与所述第二触发MOS管的第二端相连；所述第二栅极结构153g与所述第二触发MOS管的控制端相连。

所述静电放电保护器件还包括：第一触发MOS管120，所述第一触发MOS管120包括第一端S、第二端D以及控制端G，所述控制端G控制所述第一触发MOS管120的第一端S和所述第一触发MOS管120的第二端D的导通和截断。

所述第一触发MOS管120用于在静电电压较小的情况下实现导通以释放静电。所述第一触发MOS管的第一端S、控制端G与所述可控硅结构150的阳极A相连；所述第一触发MOS管的第二端D与所述可控硅结构150的阴极K和控制极G相连。所述第一触发MOS管用于在静电输入时先于所述可控硅结构150实现第一端S和第二端D之间的导通。具体的，所述第一触发MOS管120为P型MOS管。

所述第一触发MOS管120还用于触发所述可控硅结构150开启释放静电。本实施例中，所述可控硅结构150包括位于P型衬底100内的N型阱区110，所述第一触发MOS管120位于所述N型阱区110内，也就是说，所述第一触发MOS管120为位于N型阱区100内的P型MOS管。

具体的，所述第一触发MOS管120包括：位于N型阱区110内的第三P型掺杂区121p；位于第三P型掺杂区121p和第一N型掺杂区151n之间N型阱区110内的第四P型掺杂区122p；位于第三P型掺杂区121p和第四P型掺杂区122p之间P型衬底100表面第一栅极结构123g；所述第四P型掺杂区122p与所述第一触发MOS管120的第一端S相连，所述第一栅极结构123g与所述第一触发MOS管120的控制端G；所述第三P型掺杂区121p与所述第一触发MOS管120的第二端D相连。

需要说明的是，所述第三P型掺杂区121p和所述第四P型掺杂区122p均为P型重掺杂区，因此第三P型掺杂区121p与N型阱区110之间的PN结反向偏置的击穿电压较低，从而使所述第一触发MOS管在静电输入时先于所述可控硅结构150实现第一端S和第二端D之间的导通。

所述静电放电保护器件还包括：用于实现静电输入和输出的第一连接端ESD和第二连接端GND。

具体的，所述第一连接端ESD，用于实现静电正电流的流入；所述第二连接端GND接地，用于实现静电正电流的流出。

所述第一连接端ESD与所述可控硅结构150的阳极A相连；所述第二连接端GND与所述可控硅结构150的阴极K和控制极G相连。也就是说，所述可控硅结构150的阳极A、所述第一触发MOS管120的第一端S以及所述第一触发MOS管120的控制端G均相连且与所述第一连接端ESD相连；所述可控硅结构150的阴极K和控制极G以及第二触发MOS管的控制端和第二端均相连且与所述第二连接的GND相连。

继续参考图2，在所述可控硅结构150中所述第一P型掺杂区151p、N型阱区110和P型衬底100构成PNP三极管PNP；所述第二N型掺杂区152n、P型衬底100和N型阱区110构成NPN管NPN。

此外，本实施例中，所述第二触发MOS管中，所述第三N掺杂区153n、P型衬底100、第二N型掺杂区152n以及第二栅极结构153g构成N型MOS管NMOS。而且所述N型MOS管的栅极与第二端均接地，所以构成栅接地N型MOS管的结构。也就是说，所述第二触发MOS管相当于第三N型掺杂区153n和P型衬底100之间构成的PN结。

所述第一触发MOS管120中，所述第三P型掺杂区121p、N型阱区110、第四P型掺杂区122p以及第一栅极结构123g构成P型MOS管PMOS，且所述P型MOS管的栅极与第一端均与所述第一连接端ESD连接，连接静电放电端。也就是说，所述第一触发MOS管120相当于N型阱区110和第三P型MOS管121p之间构成的PN结。

所以在电路正常工作下，第一触发MOS管120中，第三P型掺杂区121p与N型阱区110之间的PN结反向偏置，所述第一触发MOS管120并不开启；所述可控硅结构150中P型衬底100与N型阱区110之间的PN结反向偏置，所述可控硅结构150也不开启，因此所述静电放电保护器件并不影响其他部分电路的正常工作。

在静电放电条件下，当第二连接端GND的电位高于第一连接端ESD的电位时，第一触发MOS管120中，第三P型掺杂区121p与N型阱区110之间的PN结正向偏置，因此第三P型掺杂区121p与N型阱区110之间的PN结开启导通；所述可控硅结构中，P型衬底100与N型阱区110之间的PN结正向偏置，因此所述可控硅结构中P型衬底100与N型阱区110之间的PN结也开启导通。由于PN结正向导通时电阻较小，电流较大，因此当第二连接端GND的电位高于第一连接端ESD的电位时所述静电放电保护器件能够实现迅速释放静电电流，从而实现保护功能。

当第一连接端ESD的电位高于第二连接端GND的电位时，第一触发MOS管120中，第三P型掺杂区121p与N型阱区110之间的PN结反向偏置；所述可控硅结构中，P型衬底100与N型阱区110之间的PN结也反向偏置。

由于所述第一触发MOS管120中，所述P型MOS管的栅极G与第一端S均与所述第一连接端ESD连接，第二端与所述第二连接端GND连接，所以第一触发MOS管120被率先触发释放部分静电电流。

随着第一触发MOS管120被触发，释放的静电电流流经N型阱区110时，在N型阱区110的寄生电阻R_n两端形成压降，寄生电阻R_n两端的压降能够使所述第一P型掺杂区151p、N型阱区110和P型衬底100构PNP三极管PNP被提前触发，使所述可控硅结构150被提前触发，从而降低了所述静电放电保护器件的触发电压。

此外，本实施例中，所述可控硅结构150是低触发电压可控硅结构，所述可控硅结构还包括第二触发MOS管。在静电放电条件下，当第一连接端ESD的电位高于第二连接端GND的电位时，所述第二触发MOS管也会率先触发，释放部分静电电流。而且随着第二触发MOS管的触发，静电电流流经P型衬底100，也会在P型衬底的寄生电阻R_p两端形成压降，寄生电阻R_p两端的压降也能够使所述第二N型掺杂区152n、P型衬底100和N型阱区110构成NPN管NPN被提前触发，进一步降低了所述可控硅结构150的触发电压，降低了所述静电放电保护器件的触发电压。

相应的，本发明还提供一种集成电路，包括：

芯片；本发明所提供的静电放电保护器件，与所述芯片相连，用于实现芯片的静电放电。

所述静电放电保护器件为本发明所提供静电放电保护器件，具体方案参考前述静电放电保护器件的实施例，本发明在此不再赘述。

所述芯片具有静电输入引脚和接地的地端引脚；所述可控硅结构的阳极与所述静电输入引脚相连，所述可控硅结构的阳极和控制极与所述地端引脚相连。

当芯片正常工作时，所述可控硅结构并不开启，因此所述静电放电保护器件并不影响所述芯片其他部分电路的正常工作。

在静电放电情况下，当地端引脚的电位高于静电输入引脚的电位时，所述第一触发MOS管中的PN结正向偏置，开启导通；所述可控硅结构中的PN结也正向偏置，开启导通。也就是说所述静电放电保护器件实现导通，能够使静电释放至接地的地端引脚，实现静电释放。

当静电输入引脚的电位高于地端引脚的电位时，所述第一触发MOS管和所述可控硅结构被先后触发，实现导通以释放静电。也就是说，由于所述静电放电保护器件的触发电压较低，因此当静电输入引脚的电位高于地端引脚的电位时，所述静电放电保护器件在电位差较低时即可实现导通，并通过所述地端引脚向地端释放静电，因此静电不会进入所述芯片的内部，不会对所述芯片内部器件造成损伤，因此所述静电放电保护器件的设置能够避免所述集成电路内部器件受到静电损伤，提高所述集成电路的稳定性。

综上本发明通过设置第一触发MOS管，所述第一触发MOS管的第一端、控制端与所述可控硅结构的阳极相连；所述第一触发MOS管的第二端与所述可控硅结构的阴极和控制极相连，用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。所述第一触发MOS管在所述可控硅结构之前实现导通，一部分静电通过所述第一触发MOS管释放，而且随着静电的释放所述静电释放电流流经所述可控硅结构，能够对所述可控硅结构进行充电，从而使所述可控硅结构触发，从而降低了所述静电保护器件的触发电压。而且本发明可选实施例中，所述第一触发MOS管由第三P型掺杂区和第四P型掺杂区构成，而且所述第三P型掺杂区和所述第四P型掺杂区为P型重掺杂区，因此所述第一触发MOS管的击穿电压较低，能够在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。进一步本发明可选实施例中，可控硅结构可以为低触发电压可控硅结构，因此所述可控硅结构还包括第二栅极结构，可以通过选择不同的第二栅极结构的长度，实现对所述可控硅结构触发电压的控制。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种静电放电保护器件，其特征在于，包括：

衬底，所述衬底为P型衬底；

位于衬底内的可控硅结构，所述可控硅结构包括：位于P型衬底内的N型阱区，用于实现静电输入的阳极，以及用于实现静电输出的阴极以及控制极；

位于所述N型阱区内的第一触发MOS管，所述第一触发MOS管包括第一端、第二端以及控制端，所述控制端控制所述第一触发MOS管的第一端和所述第一触发MOS管的第二端的导通和截断；

所述第一触发MOS管的第一端、控制端与所述可控硅结构的阳极相连；所述第一触发MOS管的第二端与所述可控硅结构的阴极和控制极相连，用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通；

所述可控硅结构还包括：第二触发MOS管，所述第二触发MOS管包括第一端、第二端以及控制端，所述控制端控制所述第二触发MOS管的第一端和所述第二触发MOS管第二端之间的导通和截断；

所述第二触发MOS管的第一端与所述N型阱区相连；所述第二触发MOS管的第二端与控制端连接所述可控硅结构的阴极和控制极相连。

2.如权利要求1所述的静电放电保护器件，其特征在于，所述第一触发MOS管为P型MOS管。

3.如权利要求1所述的静电放电保护器件，其特征在于，所述可控硅结构还包括：

位于N型阱区内的第一N型掺杂区；

位于第一N型掺杂区和P型衬底之间N型阱区内的第一P型掺杂区；

位于P型衬底内的第二P型掺杂区；

位于第二P型掺杂区和N型阱区之间P型衬底内的第二N型掺杂区；

所述第一N型掺杂区和所述第一P型掺杂区与所述可控硅结构的阳极相连；所述第二N型掺杂区与所述可控硅结构的阴极相连，所述第二P型掺杂区与所述可控硅结构的控制极相连。

4.如权利要求3所述的静电放电保护器件，其特征在于，所述第一N型掺杂区和所述第二N型掺杂区为N型重掺杂区；所述第一P型掺杂区和所述第二P型掺杂区为P型重掺杂区。

5.如权利要求3所述的静电放电保护器件，其特征在于，所述可控硅结构还包括：

位于第一P型掺杂区和第二N型掺杂区之间且横跨P型衬底和N型阱区的第三N型掺杂区；

位于第三N型掺杂区和第二N型掺杂区之间P型衬底表面的第二栅极结构；

所述第二栅极结构与所述可控硅结构的阴极和控制极相连。

6.如权利要求5所述的静电放电保护器件，其特征在于，

所述第二触发MOS管的第一端与所述第三N型掺杂区相连；所述第二触发MOS管的第二端与所述第二N型掺杂区相连；所述第二触发MOS管的控制端与所述第二栅极结构相连。

7.如权利要求3所述的静电放电保护器件，其特征在于，第一触发MOS管包括：

位于N型阱区内的第三P型掺杂区；

位于第三P型掺杂区和第一N型掺杂区之间N型阱区内的第四P型掺杂区；

位于第三P型掺杂区和第四P型掺杂区之间P型衬底表面第一栅极结构；

所述第四P型掺杂区与所述第一触发MOS管的第一端相连，所述第一栅极结构与所述第一触发MOS管的控制端；

所述第三P型掺杂区与所述第一触发MOS管的第二端相连。

8.如权利要求7所述的静电放电保护器件，其特征在于，所述第三P型掺杂区和所述第四P型掺杂区为P型重掺杂区。

9.如权利要求1所述的静电放电保护器件，其特征在于，所述可控硅结构为低触发电压可控硅结构。

10.如权利要求1所述的静电放电保护器件，其特征在于，所述静电放电保护器件还包括：用于实现静电输入输出的第一连接端和第二连接端；

所述第一连接端与所述静电放电端相连，所述第二连接端接地；

所述第一连接端与所述可控硅结构的阳极相连；所述第二连接端与所述可控硅结构的阴极和控制极相连。

11.一种集成电路，其特征在于，包括：

芯片；

如权利要求1～10任一项权利要求所述的静电放电保护器件，与所述芯片相连，用于实现芯片的静电放电。

12.如权利要求11所述的集成电路，其特征在于，所述芯片具有静电输入引脚和接地的地端引脚；

所述可控硅结构的阳极与所述静电输入引脚相连，所述可控硅结构的阳极和控制极与所述地端引脚相连。