CN102244076B - 一种用于射频集成电路的静电放电防护器件 - Google Patents

Abstract

本发明公开了一种用于射频集成电路的静电放电防护器件，包括P型衬底，P型衬底上设有第一N阱、第一P阱、第二N阱、第二P阱、第三N阱和深N阱，第一N阱上方从左到右依次设有第一N+注入区和第一P+注入区；所述的第二N阱上方从左到右依次设有第二N+注入区和第二P+注入区；所述的第二P阱上方从左到右依次设有第三N+注入区和第二P+注入区；相邻的每两个注入区之间均设有浅沟槽隔离，并且在第三P+注入区和第三N阱之间也设有浅沟槽隔离。本发明利用二极管串寄生可控硅结构，来实现触发电压值可调，鲁棒性强，寄生电容小的防护器件。

Description

一种用于射频集成电路的静电放电防护器件

技术领域

本发明属于集成电路领域，特别涉及一种用于射频集成电路静电放电防护的器件，用于改善集成电路ESD防护的可靠性。

背景技术

自然界的静电放电（ESD）现象对集成电路的可靠性构成严重的威胁。在工业界，集成电路产品的失效30%都是由于遭受静电放电现象所引起的，进入纳米时代的集成电路，更薄的栅氧厚度都使得集成电路受到静电放电破坏的几率大大增加。因此，改善集成电路静电放电防护的可靠性对提高产品的成品率具有不可忽视的作用。

静电放电现象的模式通常分为四种：HBM（人体放电模式），MM（机器放电模式），CDM（组件充电放电模式）以及电场感应模式（FIM）。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。

在ESD防护的发展过程中，二极管、GGNMOS（栅接地的NMOS）、SCR（可控硅）等器件通常被作为ESD防护单元。SCR在所有器件中鲁棒性最好，但触发电压太高，不适用于低压电路的ESD防护。对于高速电路的输入输出管脚，或射频集成电路的输入输出管脚，由于二极管引入的寄生电容相对较小，可以加入仿真器仿真，并且结构简单，容易设计，因此经常使用二极管对来实现射频高速芯片管脚的ESD防护，但单位面积的二极管抗ESD能力比SCR低。

常用的可控硅如图1所示，P型衬底上是P、N双阱，P阱和N阱上均有两个注入区，分别是N+注入区和P+注入区。其中N阱的N+注入区设置在远离P阱的一端，N阱的P+注入区设置在靠近P阱的一端；P阱的P+注入区设置在远离N阱的一端，P阱的N+注入区设置在靠近N阱的一端。一个N+注入区设置在N阱和P阱连接处上方并跨接在N阱和P阱之间用来降低SCR的开启电压，所有的注入区之间使用浅沟槽隔离（STI）。N阱的N+注入区和P+注入区接电学阳极（Anode），P阱的N+注入区和P+注入区接电学阴极（Cathode）。图2是和该SCR结构相对应的电原理图。

在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。但是该SCR触发电压一般较高，对于5V及以下的工作电压不能有效保护。

发明内容

本发明提供了一种用于射频集成电路的静电放电防护器件，触发电压低，寄生电容小，抗ESD能力强。

一种用于射频集成电路的静电放电防护器件，包括P型衬底，所述的P型衬底上从左到右依次设有第一N阱、第一P阱、第二N阱、第二P阱和第三N阱，在第二N阱、第二P阱和第三N阱与所述的P型衬底的交界处还设有深N阱；所述的第一N阱、第一P阱、第二N阱、第二P阱和第三N阱紧密相连，所述的深N阱将所述的第二P阱与所述的P型衬底隔离开来；

其中，所述的第一N阱上方从左到右依次设有第一N+注入区和第一P+注入区；所述的第二N阱上方从左到右依次设有第二N+注入区和第二P+注入区；所述的第二P阱上方从左到右依次设有第三N+注入区和第三P+注入区；

所述的第一N+注入区与第一P+注入区之间设有第一浅沟槽隔离；所述的第一P+注入区与第二N+注入区之间设有第二浅沟槽隔离，所述的第二浅沟槽隔离横跨在所述的第一N阱、第一P阱和第二N阱上；所述的第二N+注入区与第二P+注入区之间设有第三浅沟槽隔离；所述的第二P+注入区和第三N+注入区之间设有第四浅沟槽隔离，所述的第四浅沟槽隔离横跨在所述的第二N阱和第二P阱上；所述的第三N+注入区和第三P+注入区之间设有第五浅沟槽隔离，所述的第三N阱上方设有第六浅沟槽隔离，所述的第六浅沟槽隔离的一端与第三P+注入区紧密相连，所述的第六浅沟槽隔离横跨在所述的第二P阱和第三N阱上。所述的第六浅沟槽隔离的作用是把第三P+注入区和第三N阱隔离开。

所述的静电放电器件应用在射频集成电路中时，连接于射频集成电路的方式如下：

第一N+注入区与第三P+注入区通过金属线相连接，第一P+注入区和第二N+注入区通过金属线相连接，第二P+注入区连接电学阳极，第三N+注入区连接电学阴极。

从电学阳极到电学阴极的SCR路径为：第二P+注入区——第二N阱——第二P阱——第三N+注入区，从而构成可控硅的P-N-P-N结构。从电学阳极到电学阴极的二极管串路径分别由第二P+注入区——第二N阱和第二N+注入区；第一P+注入区——第一N阱和第一N+注入区；第三P+注入区和第二P阱——第三N+注入区共三个二极管组成。

其中，第二P+注入区、第二N阱和第二P阱构成PNP寄生晶体管，第二N阱、第二P阱和第三N+注入区构成NPN寄生晶体管，第一P+注入区——第一N阱和第一N+注入区构成P+/N阱二极管，其中第一P阱和第二浅沟槽隔离起隔离作用，还可以根据所需触发电压来增加P+/N阱二极管单元的数目，各个二极管间用P阱和浅沟槽隔离开。

本发明是在标准CMOS工艺基础上，利用二极管串中寄生的可控硅结构，来实现可控硅在较低电压下开启。其工作原理具体如下：

当阳极出现ESD信号时，加在电学阳极和阴极间的较大电压能导致由第二P+注入区——第二N阱和第二N+注入区；第一P+注入区——第一N阱和第一N+注入区；第三P+注入区和第二P阱——第三N+注入区三个二极管组成的二极管串开启并泄放ESD电流。当ESD电流较大时，二极管串的导通电流从器件一端的第二N阱流出，从另一端的第二P阱流入，当电流流过N阱寄生电阻产生的压降大于寄生PNP三极管的开启电压，PNP寄生三极管开启，同时由于正反馈使NPN寄生三极管也开启，整个SCR器件被导通，开始泄放ESD电流，同时将SCR两端电压钳制在较低电位。因此整个器件的抗ESD能力由于寄生SCR的开启会显著提升，同时该器件的寄生电容非常小，相当于二极管串的等效电容。

在实际应用中，改变本发明中二极管串的数目即等效电路中的Dn二极管数目可以调整SCR的开启电压。在应用中，通过合理设置二极管数目以保证整个器件在正常电平信号下不会开启，而在静电电流信号到来时，可以顺利辅助触发泄放ESD电流。

相对于传统的SCR，本发明的用于射频集成电路静电放电防护的器件利用二极管串寄生的可控硅泄放ESD电流，能减小可控硅开启电压，具有寄生电容小，鲁棒性强，开启速度快等优点。

附图说明

图1为现有技术的ESD静电放电防护器件的剖面图；

图2为图1所示防护器件的等效电路图；

图3为本发明的用于射频集成电路静电放电防护器件的剖面图；

图4为图3的等效电路原理图。

具体实施方式

下面结合实施例和附图来详细说明本发明，但本发明并不仅限于此。

如图3所示，一种用于射频集成电路的静电放电防护器件，包括P型衬底31，P型衬底31上从左到右依次设有第一N阱32、第一P阱33、第二N阱34、第二P阱35和第三N阱36，其中，第一N阱32和第一P阱33紧密相连，第一P阱33和第二N阱34紧密相连，第二N阱34和第二P阱35紧密相连，第二P阱35和第三N阱36紧密相连；在第二N阱34、第二P阱35和第三N阱36与P型衬底31的交界处还设有深N阱37，深N阱37将第二P阱35与P型衬底31隔离开来；

其中，第一N阱32上方从左到右依次设有第一N+注入区38和第一P+注入区40；第二N阱34上方从左到右依次设有第二N+注入区41和第二P+注入区42；第二P阱35上方从左到右依次设有第三N+注入区43和第三P+注入区44；

第一N+注入区38与第一P+注入区40之间设有第一浅沟槽隔离39a；第一P+注入区40与第二N+注入区41之间设有第二浅沟槽隔离39b，第二浅沟槽隔离39b横跨在第一N阱32、第一P阱33和第二N阱34上；第二N+注入区41与第二P+注入区42之间设有第三浅沟槽隔离39c；第二P+注入区42和第三N+注入区43之间设有第四浅沟槽隔离39d，第四浅沟槽隔离39d横跨在第二N阱34和第二P阱35上；第三N+注入区43和第三P+注入区44之间设有第五浅沟槽隔离39e，第三N阱36上方设有第六浅沟槽隔离39f，第六浅沟槽隔离39f的一端与第三P+注入区44紧密相连，第六浅沟槽隔离39f横跨在第二P阱35和第三N阱36上。第六浅沟槽隔离39f的作用是把第三P+注入区44和第三N阱36隔离开。

第一N+注入区38与第三P+注入区44通过金属线相连接，第一P+注入区40和第二N+注入区41通过金属线相连接，第二P+注入区42连接电学阳极，第三N+注入区43连接电学阴极。

上述的静电放电器件中，P型衬底，N阱和P阱，以及各N+、P+注入结构，采用现有的标准CMOS集成电路制造工艺即可实现。

上述的静电放电器件中，从电学阳极到电学阴极的SCR路径为：第二P+注入区42——第二N阱34——第二P阱35——第三N+注入区43，从而构成可控硅的P-N-P-N结构。从电学阳极到电学阴极的二极管串路径分别由第二P+注入区42——第二N阱34和第二N+注入区41；第一P+注入区40——第一N阱32和第一N+注入区38；第三P+注入区44和第二P阱35——第三N+注入区共三个二极管组成。

如图4所示，上述静电放电器件的等效电路中，PNP寄生晶体管Q1由第二P+注入区42、第二N阱34和第二P阱35构成；NPN寄生晶体管Q2由第二N阱34、第二P阱35和第三N+注入区43构成；二极管Dn由第一P+注入区40——第一N阱32和第一N+注入区38构成，并可以根据输入输出信号电压插入n个二极管来调整触发电压。

上述静电放电器件是在标准CMOS工艺基础上，利用二极管串中寄生的可控硅结构，来实现可控硅在较低电压下开启。其工作原理具体如下：

当阳极出现ESD信号时，加在电学阳极和阴极间的较大电压能导致由第二P+注入区42——第二N阱34和第二N+注入区41；第一P+注入区40——第一N阱32和第一N+注入区38；第三P+注入区44和第二P阱35——第三N+注入区三个二极管组成的二极管串开启并泄放ESD电流。当ESD电流较大时，二极管串的导通电流从器件一端的第二N阱34流出，从另一端的第二P阱35流入，当电流流过N阱寄生电阻产生的压降大于寄生PNP三极管的开启电压，PNP寄生三极管开启，同时由于正反馈使NPN寄生三极管也开启，整个SCR器件被导通，开始泄放ESD电流，同时将SCR两端电压钳制在较低电位。因此整个器件的抗ESD能力由于寄生SCR的开启会显著提升，同时该器件的寄生电容非常小，相当于二极管串的等效电容。

在实际应用中，改变本发明中二极管串的数目即等效电路中的Dn二极管数目可以调整SCR的开启电压。在应用中，通过合理设置二极管数目以保证整个器件在正常电平信号下不会开启，而在静电电流信号到来时，可以顺利辅助触发泄放ESD电流。

Claims (2)

1.一种用于射频集成电路的静电放电防护器件，包括P型衬底（31），其特征在于：

所述的P型衬底（31）上从左到右依次设有第一N阱（32）、第一P阱（33）、第二N阱（34）、第二P阱（35）和第三N阱（36），在第二N阱（34）、第二P阱（35）和第三N阱（36）与所述的P型衬底（31）的交界处还设有深N阱（37）；所述的第一N阱（32）、第一P阱（33）、第二N阱（34）、第二P阱（35）和第三N阱（36）紧密相连，所述的深N阱（37）将所述的第二P阱（35）与所述的P型衬底（31）隔离开来；

其中，所述的第一N阱（32）上方从左到右依次设有第一N+注入区（38）和第一P+注入区（40）；所述的第二N阱（34）上方从左到右依次设有第二N+注入区（41）和第二P+注入区（42）；所述的第二P阱（35）上方从左到右依次设有第三N+注入区（43）和第三P+注入区（44）；

所述的第一N+注入区（38）与第一P+注入区（40）之间设有第一浅沟槽隔离（39a）；所述的第一P+注入区（40）与第二N+注入区（41）之间设有第二浅沟槽隔离（39b），所述的第二浅沟槽隔离（39b）横跨在所述的第一N阱（32）、第一P阱（33）和第二N阱（34）上；所述的第二N+注入区（41）与第二P+注入区（42）之间设有第三浅沟槽隔离（39c）；所述的第二P+注入区（42）和第三N+注入区（43）之间设有第四浅沟槽隔离（39d），所述的第四浅沟槽隔离（39d）横跨在所述的第二N阱（34）和第二P阱（35）上；所述的第三N+注入区（43）和第三P+注入区（44）之间设有第五浅沟槽隔离（39e），所述的第三N阱（36）上方设有第六浅沟槽隔离（39f），所述的第六浅沟槽隔离（39f）的一端与第三P+注入区（44）紧密相连，所述的第六浅沟槽隔离（39f）横跨在所述的第二P阱（35）和第三N阱（36）上。

2.如权利要求1所述的静电放电防护器件在射频集成电路中的应用，其特征在于：第一N+注入区（38）与第三P+注入区（44）通过金属线相连接，第一P+注入区（40）和第二N+注入区（41）通过金属线相连接，第二P+注入区（42）连接电学阳极，第三N+注入区（43）连接电学阴极。

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