CN106876388B - 一种用于射频端口静电放电防护的可控硅电路 - Google Patents

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Abstract

一种用于射频端口静电放电防护的可控硅电路，包括上拉可控硅、下拉可控硅以及第一限流电阻、第二限流电阻、第三限流电阻和第四限流电阻。本发明结合栅接地N型MOS管(GGNMOS)低触发电压和可控硅(SCR)低寄生电容的特点，将Poly多晶硅嵌入可控硅中，从而实现低触发电压和低寄生电容的特性，此外，本发明中的可控硅采用轴对称阱结构并加入限流电阻来增强ESD防护电路的鲁棒性。

Description

一种用于射频端口静电放电防护的可控硅电路
技术领域
本发明涉及用于射频I/O端口的静电放电(ESD)防护器件，尤其是一种用于射频端口静电放电防护的可控硅电路，采用CMOS工艺，在射频集成电路的ESD防护电路中具有较大优势，结构简单，有利于片上集成，在改善ESD防护电路可靠性和静态功耗的同时，将触发电压极大地降低，且具有较小的寄生电容。
背景技术
静电放电(ESD)对集成电路造成的威胁十分严重，据相关统计，在集成电路领域因ESD造成的危害损失每年高达约100亿美元，约有58％的电子器件失效是由ESD和电应力引起的。如今随着芯片制作工艺的进步，工艺尺寸越来越小，更薄的氧化绝缘层使得集成电路受到ESD破坏的几率极大地增加。因此，为保证集成电路产品的良率，提高ESD防护的可靠性变得越来越重要，同时也对ESD防护电路提出了更为苛刻的设计要求。
在产品测试中，为量化不同情况下的ESD冲击，一般分为五种不同的模型：人体模型(HBM)、机器模型(MM)、充电器件模型(CDM)、国际电工委员会(IEC)定义模型、人体金属模型(HMM)。其中，前三种模型一直被工业界作为产品片上ESD防护的等级衡量标准。在集成电路内部做ESD防护，就是所谓的片上ESD防护，需要在集成电路各个I/O端口放置ESD防护器件或由ESD防护器件构成的ESD防护电路。一个好的片上防护电路需要做到能让任意两个I/O端口之间的ESD脉冲都顺利地被防护器件导走，同时要做到对核心电路造成的影响最小。ESD防护电路能够充分地防护核心电路不受ESD脉冲损坏，同时，自身也要有足够的鲁棒性，不会被ESD脉冲损坏。在核心电路正常工作期间，ESD防护电路本身不能工作，否则会影响核心电路的正常运行。
一个特定的集成电路有其固定的工作电源电压和失效击穿电压。设计ESD防护器件时，其维持电压要大于集成电路的工作电源电压，否则会发生闩锁现象；其触发电压要低于集成电路的失效击穿电压，否则会造成栅氧击穿现象，导致核心电路失效。满足以上两点是ESD防护器件设计的必要条件，此外，还需要尽量提高ESD防护器件的二次击穿电流和开启速度，满足给定的防护水平。
ESD器件可以分为非回滞型防护器件和回滞型防护器件两种。非回滞型ESD防护器件一般由反偏的二极管(Diode)实现，这种ESD器件结构简单、易于设计，但器件防护性能较差，且占用较大的硅片面积；回滞型ESD防护器件的种类较多，一般由栅接地N型MOS管(GGNMOS)、双极型晶体管(BJT)和可控硅(SCR)等，这些ESD器件具有良好的ESD防护性能，但器件设计相对复杂，为实现具体目标，需要经反复测试验证才能达到预期的效果。
对于用于射频I/O端口的ESD防护器件，除了ESD防护性能的考量外，还需要考虑ESD器件的寄生电容对核心电路性能的影响，否则会对核心电路的射频性能造成恶化。在非回滞型和回滞型ESD防护器件中，可控硅的寄生电容最小，因而被广泛用于射频集成电路芯片I/O端口的防护中。可控硅具有ESD防护能力强、导通电流均匀等优点，但也有触发电压高、开启速度慢等缺点，因此需要在结构、版图等方面对可控硅进行改进，从而满足设计需要。
发明内容
本发明提供了一种用于射频端口静电放电(ESD)防护的可控硅电路，在改善ESD防护电路可靠性和静态功耗的同时，将触发电压极大地降低，且具有较小的寄生电容。
本发明的技术方案如下：一种用于射频端口静电放电防护的可控硅电路，其特征在于：在标准CMOS工艺的基础上，结合栅接地N型MOS管低触发电压和可控硅低寄生电容的特点，将Poly多晶硅嵌入可控硅中，从而实现低触发电压和低寄生电容的特性，此外，可控硅采用轴对称阱结构并加入限流电阻来增强静电放电防护电路的鲁棒性；包括上拉可控硅(1)、下拉可控硅(2)以及第一限流电阻(3)、第二限流电阻(4)、第三限流电阻(5)和第四限流电阻(6)；
上拉可控硅(1)包括第一P型衬底层(11)，第一P型衬底层(11)上分别设有第一N阱(12)、第一P阱(13)和第二N阱(14)，第一P阱(13)居中，第一N阱(12)和第二N阱(14)分别对称设置在第一P阱(13)的两侧；第一N阱(12)中分别设有从第一N阱(12)上表面注入其中的第一N+注入区(15)、第一P+注入区(16)和第二P+注入区(17)，第一N+注入区(15)、第一P+注入区(16)及第二P+注入区(17)三者之间间隔设置，第一P+注入区(16)位于其他两者之间，第一N阱(12)上还设有在第一N阱(12)上表面淀积的第一Poly多晶硅(18)，第一Poly多晶硅(18)位于第一P+注入区(16)与第二P+注入区(17)之间的对称中心线上；第一P阱(13)中设有第二N+注入区(19)且设置在第一P阱(13)的中心线上；同样地，在第二N阱(14)中及其上表面也设有分别与第二P+注入区(17)、第一P+注入区(16)、第一N+注入区(15)以及第一Poly多晶硅(18)对称布置的第三P+注入区(20)、第四P+注入区(21)、第三N+注入区(22)及第二Poly多晶硅(23)；
上拉可控硅(1)中，第一N阱(12)中的第一N+注入区(15)、第一P+注入区(16)和第一Poly多晶硅(18)以及第二N阱(14)中的第四P+注入区(21)、第三N+注入区(22)和第二Poly多晶硅(23)均连接电源线；第一N阱(12)中的第二P+注入区(17)连接第一限流电阻(3)的阳极，第一P阱(13)中的第二N+注入区(19)连接第一限流电阻(3)的阴极和第二限流电阻(4)的阴极，第二N阱(14)中的第三P+注入区(20)连接第二限流电阻(4)的阳极；
下拉可控硅(2)包括第二P型衬底层(31)，第二P型衬底层(31)上分别设有第二P阱(32)、第三N阱(33)和第三P阱(34)，第三N阱(33)居中，第二P阱(32)和第三P阱(34)分别对称设置在第三N阱(33)的两侧；第二P阱(32)中分别设有从第二P阱(32)上表面注入其中的第五P+注入区(35)、第四N+注入区(36)和第五N+注入区(37)，第五P+注入区(35)、第四N+注入区(36)及第五N+注入区(37)三者之间间隔设置，第四N+注入区(36)位于其他两者之间，第二P阱(32)上还设有在第二P阱(32)上表面淀积的第三Poly多晶硅(38)，第三Poly多晶硅(38)位于第四N+注入区(36)与第五N+注入区(37)之间的对称中心线上；第三N阱(33)中设有第六P+注入区(39)且设置在第三N阱(33)的中心线上；同样地，在第三P阱(34)中及其上表面也设有分别与与第五N+注入区(37)、第四N+注入区(36)、第五P+注入区(35)以及第三Poly多晶硅(38)对称布置的第六N+注入区(40)、第七N+注入区(41)、第七P+注入区(42)和第四Poly多晶硅(43)；
下拉可控硅(2)中，第二P阱(32)中的第五P+注入区(35)、第四N+注入区(36)和第三Poly多晶硅(38)以及第三P阱(34)中的第七N+注入区(41)、第七P+注入区(42)和第四Poly多晶硅(43)均连接地线，第二P阱(32)中的第五N+注入区(37)连接第三限流电阻(5)的阳极，第三N阱(33)中的第六P+注入区(39)连接第三限流电阻(5)的阴极和第四限流电阻(6)的阴极，第三P阱(34)中的第六N+注入区(40)接第四限流电阻(6)的阳极；
第一限流电阻(3)的阴极、第二限流电阻(4)的阴极以及上拉可控硅(1)第一P阱(13)中的第二N+注入区(19)的连接端与第三限流电阻(5)的阴极、第二限流电阻(4)的阴极以及下拉可控硅(2)第三N阱(33)中的第六P+注入区(39)的连接端互连并连接到射频端口。
本发明的优点及显著效果：本发明在标准CMOS工艺的基础上，结合栅接地N型MOS管(GGNMOS)低触发电压和可控硅(SCR)低寄生电容的特点，将Poly多晶硅嵌入可控硅中，从而实现低触发电压和低寄生电容的特性，此外，本发明中的可控硅采用轴对称阱结构并加入限流电阻来增强ESD防护电路的鲁棒性。表现在：
(1)低静态功耗。当可控硅阳极端口和阴极端口两端的电压差小于器件开启电压时，可控硅器件等效为一个阻值很高的电阻，在本发明中，上拉可控硅和下拉可控硅串联在电源线和地线之间，相当于两个阻值很高的电阻串联，因此静态功耗极小，可以忽略不计。
(2)强鲁棒性。本发明中，上拉可控硅和下拉可控硅均采用轴对称阱结构来增强器件的鲁棒性。对于上拉可控硅，轴对称的N阱和P阱构成两个并联的二极管，当电源线上的ESD脉冲来临时，可以通过并联的两条路径泄放电流；同理，对于下拉可控硅，轴对称的P阱和N阱构成两个并联的二极管，当射频端口的ESD脉冲来临时，可以通过并联的两条路径泄放电流。此外，限流电阻的引入可以有效限制进入P+或N+注入区的电流，进一步提高器件的鲁棒性。
(3)低触发电压。将Poly多晶硅嵌入可控硅中，形成NMOS管或PMOS管。对于上拉可控硅，PMOS管的栅极接电源线，相当于栅接电源P型MOS管(GDPMOS)；对于下拉可控硅，NMOS管的栅极接地线，相当于栅接地N型MOS管(GGNMOS)。当ESD脉冲来临时，MOS管的栅上会耦合一定的电压，从而使得触发电压下降。在相同工艺、相同防护能力条件下(0.18μm CMOS工艺，二次击穿电流2.8mA)，本发明中的可控硅相对于未引入MOS管的可控硅其触发电压大幅降低，本发明的触发电压为6.8V，远低于未引入MOS管的可控硅的13V，见图4。
(4)低寄生电容。可控硅在非回滞型和回滞型ESD防护器件中，寄生电容最小。尽管引入NMOS管和PMOS管来降低触发电压会引入额外的寄生电容，但本发明引入的NMOS管和PMOS管采用非对称结构，使MOS管上和射频端口相连的N+或P+注入区面积远小于未和射频端口相连的N+或P+注入区面积，从而使额外引入的寄生电容最小。在相同工艺、相同防护能力条件下(0.18μm CMOS工艺，二次击穿电流2.8mA)，本发明中的可控硅相对于栅接地N型MOS管(GGNMOS)和二极管(Diode)其寄生电容大幅降低，而相对于未引入MOS管的可控硅其寄生电容增加很少，见图5。
(5)本发明提出的一种用于射频端口静电放电(ESD)防护的可控硅电路，结构简单，有利于片上集成，在改善ESD防护电路可靠性和静态功耗的同时，将触发电压极大地降低，且具有较小的寄生电容，适用于射频集成电路I/O端口的ESD防护。
附图说明
图1是本发明一种用于射频端口静电放电(ESD)防护的可控硅的电路示意图；
图2是本发明上拉可控硅的结构示意图；
图3是本发明下拉可控硅的结构示意图；
图4是本发明中的可控硅与未引入MOS管的可控硅的TLP测试曲线比较；
图5是本发明中的可控硅与栅接地N型MOS管(GGNMOS)、二极管(Diode)和未引入MOS管的可控硅的寄生电容曲线比较。
具体实施方式
本发明中的P型衬底，N阱，P阱，N+注入区，P+注入区，Poly多晶硅和限流电阻，采用现有的标准CMOS集成电路制造工艺均可以实现。
如图1所示，本发明一种用于射频端口静电放电(ESD)防护的可控硅电路，由上拉可控硅1、下拉可控硅2以及第一限流电阻3、第二限流电阻4、第三限流电阻5和第四限流电阻6构成。
如图2，上拉可控硅1包括第一P型衬底层11，第一P型衬底层11上分别设有第一N阱12、第一P阱13和第二N阱14，第一P阱13居中，第一N阱12和第二N阱14分别对称设置在第一P阱13的两侧；第一N阱12中分别设有从第一N阱12上表面注入其中的第一N+注入区15、第一P+注入区16和第二P+注入区17，第一N+注入区15、第一P+注入区16及第二P+注入区17三者之间间隔设置，第一P+注入区16位于其他两者之间，第一N阱12上还设有在第一N阱12上表面淀积的第一Poly多晶硅18，第一Poly多晶硅18位于第一P+注入区16与第二P+注入区17之间的对称中心线上；第一P阱13中设有第二N+注入区19且设置在第一P阱13的中心线上；同样地，在第二N阱14中及其上表面也设有分别与第二P+注入区17、第一P+注入区16、第一N+注入区15以及第一Poly多晶硅18对称布置的第三P+注入区20、第四P+注入区21、第三N+注入区22及第二Poly多晶硅23。
第一N阱12中的第一N+注入区15、第一P+注入区16、第一Poly多晶硅18和第二N阱14中的第四P+注入区21、第三N+注入区22和第二Poly多晶硅23接电源线，第二P+注入区17接第一限流电阻3的阳极，第二N+注入区19与第一限流电阻3的阴极、第二限流电阻4的阴极以及射频端口连接在一起，上拉可控硅1第二N阱14中的第三P+注入区20接第二限流电阻4的阳极。
如图3，下拉可控硅2包括第二P型衬底层31，第二P型衬底层31上分别设有第二P阱32、第三N阱33和第三P阱34，第三N阱33居中，第二P阱32和第三P阱34分别对称设置在第三N阱33的两侧；第二P阱32中分别设有从第二P阱32上表面注入其中的第五P+注入区35、第四N+注入区36和第五N+注入区37，第五P+注入区35、第四N+注入区36及第五N+注入区37三者之间间隔设置，第四N+注入区36位于其他两者之间，第二P阱32上还设有在第二P阱32上表面淀积的第三Poly多晶硅38，第三Poly多晶硅38位于第四N+注入区36与第五N+注入区37之间的对称中心线上；第三N阱33中设有第六P+注入区39且设置在第三N阱33的中心线上；同样地，在第三P阱34中及其上表面也设有分别与与第五N+注入区37、第四N+注入区36、第五P+注入区35以及第三Poly多晶硅38对称布置的第六N+注入区40、第七N+注入区41、第七P+注入区42和第四Poly多晶硅43。
第二P阱32中的第五P+注入区35、第四N+注入区36、第三Poly多晶硅38和第三P阱34中的第七N+注入区41、第七P+注入区42、第四Poly多晶硅43接地线，第二P阱32中的第五N+注入区37接第三限流电阻5的阳极，第六P+注入区39与第三限流电阻5的阴极、第四限流电阻6的阴极连接并同样连接到射频端口，下拉可控硅2第三P阱34中的第六N+注入区40接第四限流电阻6的阳极。
当射频端口产生对地线的ESD信号时，ESD脉冲会通过下拉可控硅2第二P型衬底31中的第三N阱33到第二P阱32和第三N阱33到第三P阱34的这两条并联路径泄放电流，同时，第二P阱32中的第三Poly多晶硅38和第三P阱34中的第四Poly多晶硅43上分别会耦合一定的电压，从而使得下拉可控硅的触发电压下降；同理，当电源线产生对射频端口的ESD信号时，ESD脉冲会通过上拉可控硅1第一P型衬底11中的第一N阱12到第一P阱13和第二N阱14到第一P阱13的这两条并联路径泄放电流，同时，第一N阱12中的第一Poly多晶硅18和第二N阱14中的第二Poly多晶硅23上分别会耦合一定的电压，从而使得上拉可控硅的触发电压下降。
如图4所示，在相同工艺、相同防护能力条件下(0.18μm CMOS工艺，二次击穿电流2.8mA)，本发明中的可控硅相对于未引入MOS管的可控硅其触发电压大幅降低，本发明的触发电压为6.8V，远低于未引入MOS管的可控硅的13V。
如图5所示，在相同工艺、相同防护能力条件下(0.18μm CMOS工艺，二次击穿电流2.8mA)，本发明中的可控硅相对于栅接地N型MOS管(GGNMOS)和二极管(Diode)其寄生电容大幅降低，而相对于未引入MOS管的可控硅其寄生电容增加很少。
本发明设计的可控硅电路，结构简单，有利于片上集成，在改善ESD防护电路可靠性和静态功耗的同时，将触发电压极大地降低，且具有较小的寄生电容，适用于射频集成电路I/O端口的ESD防护。

Claims (1)

1.一种用于射频端口静电放电防护的可控硅电路，其特征在于：包括上拉可控硅(1)、下拉可控硅(2)以及第一限流电阻(3)、第二限流电阻(4)、第三限流电阻(5)和第四限流电阻(6)；
上拉可控硅(1)包括第一P型衬底层(11)，第一P型衬底层(11)上分别设有第一N阱(12)、第一P阱(13)和第二N阱(14)，第一P阱(13)居中，第一N阱(12)和第二N阱(14)分别对称设置在第一P阱(13)的两侧；第一N阱(12)中分别设有从第一N阱(12)上表面注入其中的第一N+注入区(15)、第一P+注入区(16)和第二P+注入区(17)，第一N+注入区(15)、第一P+注入区(16)及第二P+注入区(17)三者之间间隔设置，第一P+注入区(16)位于其他两者之间，第一N阱(12)上还设有在第一N阱(12)上表面淀积的第一Poly多晶硅(18)，第一Poly多晶硅(18)位于第一P+注入区(16)与第二P+注入区(17)之间的对称中心线上；第一P阱(13)中设有第二N+注入区(19)且设置在第一P阱(13)的中心线上；同样地，在第二N阱(14)中及其上表面也设有分别与第二P+注入区(17)、第一P+注入区(16)、第一N+注入区(15)以及第一Poly多晶硅(18)对称布置的第三P+注入区(20)、第四P+注入区(21)、第三N+注入区(22)及第二Poly多晶硅(23)；
上拉可控硅(1)中，第一N阱(12)中的第一N+注入区(15)、第一P+注入区(16)和第一Poly多晶硅(18)以及第二N阱(14)中的第四P+注入区(21)、第三N+注入区(22)和第二Poly多晶硅(23)均连接电源线；第一N阱(12)中的第二P+注入区(17)连接第一限流电阻(3)的阳极，第一P阱(13)中的第二N+注入区(19)连接第一限流电阻(3)的阴极和第二限流电阻(4)的阴极，第二N阱(14)中的第三P+注入区(20)连接第二限流电阻(4)的阳极；
下拉可控硅(2)包括第二P型衬底层(31)，第二P型衬底层(31)上分别设有第二P阱(32)、第三N阱(33)和第三P阱(34)，第三N阱(33)居中，第二P阱(32)和第三P阱(34)分别对称设置在第三N阱(33)的两侧；第二P阱(32)中分别设有从第二P阱(32)上表面注入其中的第五P+注入区(35)、第四N+注入区(36)和第五N+注入区(37)，第五P+注入区(35)、第四N+注入区(36)及第五N+注入区(37)三者之间间隔设置，第四N+注入区(36)位于其他两者之间，第二P阱(32)上还设有在第二P阱(32)上表面淀积的第三Poly多晶硅(38)，第三Poly多晶硅(38)位于第四N+注入区(36)与第五N+注入区(37)之间的对称中心线上；第三N阱(33)中设有第六P+注入区(39)且设置在第三N阱(33)的中心线上；同样地，在第三P阱(34)中及其上表面也设有分别与第五N+注入区(37)、第四N+注入区(36)、第五P+注入区(35)以及第三Poly多晶硅(38)对称布置的第六N+注入区(40)、第七N+注入区(41)、第七P+注入区(42)和第四Poly多晶硅(43)；
下拉可控硅(2)中，第二P阱(32)中的第五P+注入区(35)、第四N+注入区(36)和第三Poly多晶硅(38)以及第三P阱(34)中的第七N+注入区(41)、第七P+注入区(42)和第四Poly多晶硅(43)均连接地线，第二P阱(32)中的第五N+注入区(37)连接第三限流电阻(5)的阳极，第三N阱(33)中的第六P+注入区(39)连接第三限流电阻(5)的阴极和第四限流电阻(6)的阴极，第三P阱(34)中的第六N+注入区(40)接第四限流电阻(6)的阳极；
第一限流电阻(3)的阴极、第二限流电阻(4)的阴极以及上拉可控硅(1)第一P阱(13)中的第二N+注入区(19)的连接端与第三限流电阻(5)的阴极、第二限流电阻(4)的阴极以及下拉可控硅(2)第三N阱(33)中的第六P+注入区(39)的连接端互连并连接到射频端口。
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