CN109166850A - 集成电路静电防护的二极管触发可控硅 - Google Patents
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Abstract
本发明公开了一种集成电路静电防护的二极管触发可控硅，包括第一衬底，第一衬底上设置有依次连接的第一N阱、第一P阱和第二N阱，第一N阱上设置有第一P+注入区和第一N+注入区，第一P+注入区接入电学阳极，第一P阱上设置有第二P+注入区和第二N+注入区，第二P+注入区连接第一N+注入区，第二N阱上设置有第三N+注入区，第三N+注入区和第二N+注入区均接入电学阴极。本发明触发电压小，鲁棒性高，导通电阻小，可以对集成电路进行有效的ESD防护。
Description
技术领域
本发明涉及一种集成电路静电防护的二极管触发可控硅，属于集成电路领域。
背景技术
自然界的静电放电（ESD）现象对集成电路的可靠性构成严重的威胁。在工业界，集成电路产品的失效37%都是由于遭受静电放电现象所引起的。而且随着集成电路的密度越来越大，一方面由于二氧化硅膜的厚度越来越薄（从微米到纳米），器件承受的静电压力越来越低；另一方面，容易产生、积累静电的材料如塑料，橡胶等大量使用，使得集成电路受到静电放电破坏的几率大大增加。
静电放电现象的模式通常分为四种：HBM（人体放电模式），MM（机器放电模式），CDM（组件充电放电模式）以及电场感应模式（FIM）。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。
在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。
然而随着集成电路工艺制程的不断进步，FinFet工艺以广泛运用，在FinFet工艺下，器件尺寸不断减小，核心电路承受ESD能力大大降低，对于低压IC（集成电路）的ESD防护而言，一个有效的静电放电防护器件必须能够保证相对低的触发电压（不能高于被保护电路的栅氧击穿电压），相对高的维持电压（对电源防护而言，要高于电源电压以避免闩锁效应），提供较强的ESD保护能力（ESD鲁棒性），并占用有限的布局面积。为了避免闩锁风险，可以通过提高维持电流，提高维持电压来解决。因此在保证低触发电压的优点的同时，进一步提高其维持电压显得十分必要。
作为一种常用的ESD防护结构，可控硅被广泛的应用于集成电路芯片I/O端口以及电源域的防护中。可控硅有着高鲁棒性、制造工艺简单等优点。但可控硅也有着开速度慢，开启电压高，维持电压低等缺点，对集成电路输入输出端MOS管的栅极氧化层保护不能起到很好的效果。因此现有可控硅无法适用于FINFET工艺和平面晶体管工艺的集成电路静电防护。
发明内容
本发明提供了一种集成电路静电防护的二极管触发可控硅，解决了现有可控硅无法适用于FINFET工艺和平面晶体管工艺的集成电路静电防护问题。
为了解决上述技术问题，本发明所采用的技术方案是：
集成电路静电防护的二极管触发可控硅，包括第一衬底，第一衬底上设置有依次连接的第一N阱、第一P阱和第二N阱，第一N阱上设置有第一P+注入区和第一N+注入区，第一P+注入区接入电学阳极，第一P阱上设置有第二P+注入区和第二N+注入区，第二P+注入区连接第一N+注入区，第二N阱上设置有第三N+注入区，第三N+注入区和第二N+注入区均接入电学阴极。
第一衬底为P型衬底。
第一P+注入区和第一N+注入区之间、第一N+注入区和第二P+注入区之间、第二P+注入区和第二N+注入区之间、第二N+注入区与第三N+注入区之间均设置有浅槽隔离，横向方向上，第一P+注入区靠外的一侧也设置有浅槽隔离。
第二P+注入区与第一N+注入区金属连接。
集成电路静电防护的二极管触发可控硅，包括第二衬底，第二衬底上设置有依次连接的第二P阱、第三N阱和第三P阱，第二P阱上设置有第三P+注入区，第三N阱上设置有第四P+注入区和第四N+注入区，第四P+注入区和第三P+注入区均接入电学阳极，第三P阱上设置有第五P+注入区和第五N+注入区，第五P+注入区连接第四N+注入区，第五N+注入区接入电学阴极。
第二衬底为P型衬底。
第三P+注入区和第四P+注入区之间、第四P+注入区和第四N+注入区之间、第四N+注入区和第五P+注入区之间、第五P+注入区与第五N+注入区之间均设置有浅槽隔离，横向方向上，第五N+注入区靠外的一侧也设置有浅槽隔离。
第五P+注入区与第四N+注入区金属连接。
本发明所达到的有益效果：1、本发明提供了两条电流流出/流入路径，增强了器件鲁棒性；2、本发明由于其二极管触发可控硅结构，触发电压约等于二极管串的触发电压，触发电压很低；3、本发明形成了两个寄生NPN/PNP三极管并联的结构，相比于单个三极管降低了导通电阻；4、本发明适用于FINFET工艺和平面晶体管工艺的集成电路静电防护。
附图说明
图1为本发明第一种结构的剖视图；
图2为本发明第一种结构的俯视图；
图3为第一种结构TLP测试曲线图；
图4为本发明第二种结构的剖视图；
图5为本发明第二种结构的剖视图。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
如图1和2所示，集成电路静电防护的二极管触发可控硅，包括第一衬底1，第一衬底1采用P型衬底，第一衬底1上设置有依次连接的第一N阱2、第一P阱3和第二N阱4，第一N阱2上设置有第一P+注入区9和第一N+注入区8，第一P+注入区9接入电学阳极，第一P阱3上设置有第二P+注入区7和第二N+注入区6，第二P+注入区7与第一N+注入区8金属连接，第二N阱4上设置有第三N+注入区5，第三N+注入区5和第二N+注入区6均接入电学阴极。
第一P+注入区和第一N+注入区8之间、第一N+注入区8和第二P+注入区7之间、第二P+注入区7和第二N+注入区6之间、第二N+注入区6与第三N+注入区5之间均设置有浅槽隔离10，横向方向上，第一P+注入区9靠外的一侧也设置有浅槽隔离10。
当发生ESD事件时，由第一P+注入区9、第一N阱2、第一N+注入区8、第二P+注入区7、第一P阱3、第二N+注入区6构成的二极管串路径首先开启。随着电流增大，第一N阱2和第一P阱3雪崩击穿，第一P+注入区9、第一N阱2和第一P阱3形成PNP寄生三极管，第一N阱2、第一P阱3和第二N+注入区6形成一个NPN寄生三极管，第一N阱2、第一P阱3和第二N阱4形成另一个NPN寄生三极管，两个NPN寄生三极管并联。当在第一N阱2的阱电阻RN-Well或第一P阱3的阱电阻RP-Well上产生的压降达到两个并联的NPN三极管或PNP三极管的基射极开启电压时，并联NPN寄生三极管或者PNP寄生三极管就会导通。当寄生三极管PNP导通时，其集电极上的电流产生的压降会使并联的NPN寄生三极管开启，同理，当并联寄生三极管NPN导通时，其集电极上的电流产生的压降会使PNP寄生三极管开启。最终PNP寄生三极管和并联的NPN三极管都开启，并形成正反馈机制，形成低电阻导通路径。此时的电流路径为第一P+注入区9流向第一N阱2流向第一P阱3，再由第一P阱3分别流向第二N+注入区6与第二N阱4，最终从第二N+注入区6与第三N+注入区5流出，形成PNPN路径，可控硅路径会开启，泄放大部分电流。
因为由第一P+注入区9、第一N阱2、第一P阱3、第二N阱4、第二N+注入区6和第三N+注入区5构成的可控硅路径有两个流出途径，即从第二N+注入区6流出或从第三N+注入区5流出，因此该二极管触发可控硅能够更大程度的泄放ESD电流，鲁棒性会提升；内嵌的二极管结构，在器件导通初期，第一N阱2和第一P阱3并未雪崩击穿，电流会先从第一P+注入区9流入第一N阱2（第一个寄生二极管），再由第一N阱2流至第一N+注入区8，再经由金属连线从第一N+注入区8流至第二P+注入区7，再由第一P+注入区9流入第一P阱3，再由第一P阱3流至第二N+注入区6流出（第二个寄生二极管），二极管结构触发可控硅，触发电压约等于二极管串的触发电压，触发电压很低；同时，由于可控硅路径的两个并联的NPN寄生三极管相较于原来的一个NPN寄生三极管电阻会减小，因此该二极管触发可控硅的可控硅路径的导通电阻降低，因而可以保证低阻泄放路径，从而起到有效的静电防护作用。
如图3所示，为在CMOS工艺下该二极管触发可控硅的TLP测试曲线，从测试结果可以看出其触发电压小，1.8V左右，同时鲁棒性高，导通电阻小，可以对集成电路进行有效的ESD防护。
如图4和5所示，集成电路静电防护的二极管触发可控硅，包括第二衬底11，第二衬底11为P型衬底，第二衬底11上设置有依次连接的第二P阱12、第三N阱13和第三P阱14，第二P阱12上设置有第三P+注入区15，第三N阱13上设置有第四P+注入区16和第四N+注入区17，第四P+注入区16和第三P+注入区15均接入电学阳极，第三P阱14上设置有第五P+注入区18和第五N+注入区19，第五P+注入区18与第四N+注入区17金属连接，第五N+注入区19接入电学阴极。
第三P+注入区15和第四P+注入区16之间、第四P+注入区16和第四N+注入区17之间、第四N+注入区17和第五P+注入区18之间、第五P+注入区18与第五N+注入区19之间均设置有浅槽隔离10，横向方向上，第五N+注入区19靠外的一侧也设置有浅槽隔离10。
当发生ESD事件时，由第三P+注入区15向第二P阱12注入电流，同时第四P+注入区16像第三N阱13注入电流。第四P+注入区16、第三N阱13、第四N+注入区17、第五P+注入区18、第三P阱14、第五N+注入区19构成的二极管串路径首先开启。随着电流增大，第三N阱13和第三P阱14雪崩击穿，第二P阱12、第三N阱13和第三P阱14形成PNP寄生三极管，第四P+注入区16与第三N阱13以及第三P阱14构成第二个PNP寄生三极管，与第一个PNP寄生三极管并联。第三N阱13、第三P阱14和第五N+注入区19形成一个NPN寄生三极管。当在第三N阱13的阱电阻RN-Well或第三P阱14的阱电阻RP-Well上产生的压降达到两个并联的PNP三极管或NPN三极管的基射极开启电压时，并联PNP寄生三极管或者NPN寄生三极管就会导通。当寄生三极管NPN导通时，其集电极上的电流产生的压降会使并联的PNP寄生三极管开启,同理，当并联寄生三极管PNP导通时，其集电极上的电流产生的压降会使NPN寄生三极管开启。最终NPN寄生三极管和并联的PNP三极管都开启，并形成正反馈机制，形成低电阻导通路径。此时的电流第一条路径为第四P+注入区16流向第三N阱13流向第三P阱14，再由第三P阱14流向第五N+注入区19流出。电流的第二条路径为第三P+注入区15流向第二P阱12流向第三N阱13流向第三P阱14，再由第三P阱14流向第五N+注入区19流出。两条电流路径均为PNPN路径且并联，增加鲁棒性，可控硅路径开启，泄放大部分电流。
综上所述，上述二极管触发可控硅适用于FINFET工艺和平面晶体管工艺的集成电路静电防护。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
Claims (8)
1.集成电路静电防护的二极管触发可控硅，其特征在于：包括第一衬底，第一衬底上设置有依次连接的第一N阱、第一P阱和第二N阱，第一N阱上设置有第一P+注入区和第一N+注入区，第一P+注入区接入电学阳极，第一P阱上设置有第二P+注入区和第二N+注入区，第二P+注入区连接第一N+注入区，第二N阱上设置有第三N+注入区，第三N+注入区和第二N+注入区均接入电学阴极。
2.根据权利要求1所述的集成电路静电防护的二极管触发可控硅，其特征在于：第一衬底为P型衬底。
3.根据权利要求1所述的集成电路静电防护的二极管触发可控硅，其特征在于：第一P+注入区和第一N+注入区之间、第一N+注入区和第二P+注入区之间、第二P+注入区和第二N+注入区之间、第二N+注入区与第三N+注入区之间均设置有浅槽隔离，横向方向上，第一P+注入区靠外的一侧也设置有浅槽隔离。
4.根据权利要求1所述的集成电路静电防护的二极管触发可控硅，其特征在于：第二P+注入区与第一N+注入区金属连接。
5.集成电路静电防护的二极管触发可控硅，其特征在于：包括第二衬底，第二衬底上设置有依次连接的第二P阱、第三N阱和第三P阱，第二P阱上设置有第三P+注入区，第三N阱上设置有第四P+注入区和第四N+注入区，第四P+注入区和第三P+注入区均接入电学阳极，第三P阱上设置有第五P+注入区和第五N+注入区，第五P+注入区连接第四N+注入区，第五N+注入区接入电学阴极。
6.根据权利要求5所述的集成电路静电防护的二极管触发可控硅，其特征在于：第二衬底为P型衬底。
7.根据权利要求5所述的集成电路静电防护的二极管触发可控硅，其特征在于：第三P+注入区和第四P+注入区之间、第四P+注入区和第四N+注入区之间、第四N+注入区和第五P+注入区之间、第五P+注入区与第五N+注入区之间均设置有浅槽隔离，横向方向上，第五N+注入区靠外的一侧也设置有浅槽隔离。
8.根据权利要求5所述的集成电路静电防护的二极管触发可控硅，其特征在于：第五P+注入区与第四N+注入区金属连接。
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