CN103633086B - 一种用于esd保护的低触发电压抗闩锁scr - Google Patents

Abstract

本发明涉及半导体器件技术，具体的说是涉及一种用于ESD保护的低触发电压抗闩锁SCR。本发明的一种用于ESD保护的低触发电压抗闩锁SCR，包括P型衬底（1），所述P型衬底1中设置有第一N阱注入区2和P阱注入区4，其特征在于，还包括第二N阱注入区3，所述第二N阱注入区3设置在第二N+型注入区12的下端面，并分别与第二N+型注入区12和P阱注入区4连接。本发明的有益效果为，能有效提高维持电压和降低触发电压，在芯片不上电的情况下拥有较低的触发电压和较强的电流泄放能力，又能在芯片上电后自动提高其维持电压以防止闩锁效应对电路带来的影响，从而对芯片进行动态保护，同时本发明的结构与传统工艺兼容，无需添加额外的掩膜版，成本不会增加。

Description

一种用于ESD保护的低触发电压抗闩锁SCR

技术领域

本发明涉及半导体器件技术，具体的说是涉及一种用于ESD（ElectroStaticDischarge，简称为ESD）防护的一种带有控制端的SCR（SiliconControlledRectifier）结构。

背景技术

随着集成电路制造工艺的提高，芯片的尺寸越来越小，在芯片性能提高的同时，芯片更容易受到ESD的损坏。ESD脉冲可以产生瞬时的高压对器件以及电路造成不可逆的永久性损坏。据统计，半导体产业每年因ESD所造成的经济损失达数十亿美元，因此，静电泄放防护问题也成为了芯片设计中不可忽视的问题。

为了防止ESD的损害，电路一般都需要外接ESD保护装置来进行及时的保护。通常的做法是在PAD旁设置ESD保护器件如图1所示。常用的ESD保护器件有二极管（Diode），双极结型晶体管（BJT），栅极接地NMOS管（GGNMOS），可控硅整流器（SCR）如图2所示，主要包括P型衬底1，P型衬底1中设置有第一N阱注入区2和P阱注入区4，第一N阱注入区2中设置有相互独立的第一N+型注入区11和第一P+型注入区21，第一N阱注入区2的上端面设置有阳极金属电极51，阳极金属电极51与第一N+型注入区11和第一P+型注入区21连接，P阱注入区4中设置有相互独立的第三N+型注入区13和第二P+型注入区22，P阱注入区4的上端面设置有阴极金属电极53，阴极金属电极53与第三N+型注入区13和第二P+型注入区22连接，第一P+型注入区21和第三N+型注入区13之间设置有第一厚场氧区31。由于ESD保护器件要求在芯片不上电情况下有较低的触发电压以及有较强的电流泄放能力。因此电流能力很强且触发电压很低的低电压触发可控硅整流器（LVTSCR）如图3所示，在可控硅整流器的基础上增加了第二N+型注入区12，第二N+型注入区12与P阱注入区4连接，第二N+型注入区12与第三N+型注入区13之间的P阱注入区4的上端面设置有第一薄氧化区32，第一薄氧化区32的上端面设置有多晶硅电极41，成为了当下讨论的热点。当ESD脉冲来临时，LVTSCR结构中的横跨N阱与P阱的N+区与P阱组成的PN结首先击穿，击穿后电流流过N阱并在N阱寄生电阻上产生压降，当N阱电阻两端压降达PN结正向导通压降（约0.7V）时，寄生PNP管开启。同理寄生NPN管也开启，即LVTSCR被触发。触发后由于LVTSCR导通电阻非常小，因此发生snapback（snapback现象为骤回转现象，是由于器件内部被击穿后，寄生BJT的开启，从而导致电流增加，电压却降低，在I-V曲线上表现会曲线回转的现象，因此称为骤回转现象）后的维持电压非常低（一般低于电源电压），因此它在ESD电流下的功耗也非常低，不易因ESD应力引起热损毁。但同时，当芯片上电以后，噪声电压脉冲有时会误触发LVTSCR器件，并在导通后处于一种低阻抗状态，这种现象叫做闩锁效应(latch-up)。为了防止这些负面效应的产生，需要将ESD器件的维持电压抬高到电源电压之上。结合上文，ESD防护需要在芯片不上电时有较低的触发电压和较强的抗ESD能力；在芯片上电后需要较高的维持电压。而目前传统的结构并不能兼顾这些需求。

在相关的技术中，为了防止芯片上电后的闩锁效应现象并提高器件的抗噪声能力，有人提出通过拉宽器件尺寸来提高维持电压，但这样会增加芯片面积。也有人提出通过在阳极下制作N型埋层来提升维持电压，但这样就增加了工艺的复杂度，成本也随之增加。

发明内容

本发明所要解决的，就是针对上述问题，提出一种在芯片不上电的情况下拥有较低的触发电压和较强的电流泄放能力，又能在芯片上电后自动提高其维持电压以防止闩锁效应对电路带来的影响，从而对芯片进行动态保护的低触发电压抗闩锁SCR。

本发明解决上述技术问题所采用的技术方案是：一种用于ESD保护的低触发电压抗闩锁SCR，包括P型衬底1，所述P型衬底1中设置有第一N阱注入区2和P阱注入区4，所述第一N阱注入区2中设置有相互独立的第一N+型注入区11和第一P+型注入区21，所述第一N阱注入区2的上端面设置有阳极金属电极51，所述阳极金属电极51与第一N+型注入区11和第一P+型注入区21连接，所述第一N阱注入区2和P阱注入区4之间设置有第二N+型注入区12，所述第二N+型注入区12与P阱注入区4连接，所述第二N+型注入区12的上端面设置有控制端金属电极52，所述第二N+型注入区12与第一P+型注入区21之间的设置有第一厚场氧区31，所述P阱注入区4中设置有相互独立的第三N+型注入区13和第二P+型注入区22，所述P阱注入区4的上端面设置有阴极金属电极53，所述阴极金属电极53与第三N+型注入区13和第二P+型注入区22连接，所述第二N+型注入区12与第三N+型注入区13之间的P阱注入区4的上端面设置有第一薄氧化区32，所述第一薄氧化区32的上端面设置有多晶硅电极41，其特征在于，还包括第二N阱注入区3，所述第二N阱注入区3设置在第二N+型注入区12的下端面，并分别与第二N+型注入区12和P阱注入区4连接。

具体的，所述第一N阱注入区2中还设置有第四N+型注入区10，所述第四N+型注入区10分别与第一P+型注入区21和第一厚场氧区31连接。

本发明的有益效果为，能有效提高维持电压和降低触发电压，在芯片不上电的情况下拥有较低的触发电压和较强的电流泄放能力，又能在芯片上电后自动提高其维持电压以防止闩锁效应对电路带来的影响，从而对芯片进行动态保护，同时本发明的结构与传统工艺兼容，无需添加额外的掩膜版，因此成本也不会增加。

附图说明

图1是ESD保护器件的逻辑示意框图；

图2是传统的SCR结构示意图；

图3是LVTSCR结构示意图；

图4是实施例1的SCR结构示意图；

图5是实施例2的SCR结构示意图；

图6是实施例1正常使用时的连接示意图；

图7是实施例1中当控制端浮空时的结构示意图；

图8为实施例1中空穴电流的路径示意图；

图9为实施例2在正常使用时的连接示意图。

具体实施方式

下面结合附图和实施例，详细描述本发明的技术方案：

实施例1：

如图4所示，本例的器件结构包括：P型衬底1；位于P型衬底部分表面的第一N阱注入区2；位于P型衬底部分表面的P阱注入区4，P阱注入区位于第一N阱注入区的右侧且两者不相接；位于P型衬底部分表面的第二N阱注入区3，第二N阱注入区3位于第一N阱注入区2和P阱注入区4中间并且和第一N阱注入区2不相接，与P阱注入区4的左边缘相切；位于第一N阱注入区2内部部分表面的第一N+型注入区11；位于第一N阱注入区2内部部分表面的第一P+型注入区21；位于第二N阱注入区内部部分表面的第二N+型注入区12，第二N+型注入区的左右两端分别与第二N阱注入区3的左右两端相切；位于P阱内部部分表面的第三N+型注入区13；位于P阱内部部分表面的第二P+型注入区22，第二P+型注入区22位于第三N+型注入区13的右侧并与其相切或相离；位于P型衬底部分表面的第一厚场氧区31；位于P型衬底部分表面的第一薄氧化区32，第一薄氧化区32左端位于第二N+型注入区12右边缘上方，右端位于第三N+型注入区13左边缘上方；位于第一薄氧化区32上方的多晶硅电极41，多晶硅电极41的左边缘与右边缘分别和第一薄氧化区32的左边缘与右边缘对齐；第一N+型注入区11和第一P+型注入区21用阳极金属电极51相连并作为器件的阳极；第三N+型注入区13和第二P+型注入区22用阴极金属电极53相连作为器件的阴极；多晶硅电极41与器件阴极相连；第二N+型注入区12用控制端金属电极52引出并作为器件的控制端。

具体应用方式如图6所示，将阳极接VCC或I/O口，阴极接GND，控制端接一个适当的恒定正向电压。

当芯片没有上电时，由于控制端是浮空的，因此，此结构退化成一个类似于普通LVTSCR的结构（如图7所示）。此时如果有ESD脉冲出现在VCC或I/O口上，器件中的第一N阱注入区2和第二N+注入区12间很容易发生穿通。穿通后，随着电压的增加，第二N+注入区12的右边缘和P阱注入区4构成的PN结首先击穿（类似于LVTSCR的击穿）。在击穿后电流的作用下，当第一N阱注入区2的寄生电阻压降升至PN结正向导通压降（约0.7V）时，此SCR结构中的第一P+注入区21、第一N阱注入区2、P型衬底1所构成的PNP三极管开启。同理，寄生NPN管也被开启，即此结构被触发。一方面，由于此结构的维持电压较低，导通电阻小，因此功耗也非常低，器件本身不易因ESD应力引起热损毁。另一方面，由于较低的触发电压，使得与之并联的电路会得到很好的保护。

当芯片上电后，器件的控制端开始发挥作用。若在某一时刻，VCC或某I/O口上出现一个正的噪声电压脉冲时。即使此SCR结构被误触发，由于其维持电压高于VCC的正常工作电压，在噪声消失后，此SCR将重新被关断，因此并联的电路不会受到闩锁效应的影响。

形成这种抗闩锁能力的原因是：器件被开启后，在此器件内部，对于电子流来说，由于控制端接的是一个正向偏置电压。一部分电子会从阴极流向控制端而无法形成阳极电流，另一部分电子中有一小部分会与P型衬底1中的空穴复合也无法形成阳极电流，剩下的电子才会与从阳极发射过来的空穴复合，形成从阳极到阴极的电流。而对于空穴流来说，由于控制端下PN结是反偏的，所以空穴流必须绕过此反偏结与电子复合（如图8所示），这样使得空穴电流路径变长，更多的空穴被复合。可见，如果此SCR要维持自开启状态，相比于普通SCR结构则需要更高的电压，从而提高了维持电压的值。

实施例2：

如图5所示，本例与实施例1不同的地方是在第一P+注入区21的右侧添加一个第四N+型注入区10，第四N+型注入区10左侧与第一P+注入区21右侧相切，第四N+型注入区10的右侧与第一N阱注入区2右侧相离。第一N+注入区11、第一P+注入区21和第四N+型注入区10用阳极金属电极51引出作为器件阳极。第一厚场氧区31左侧与第四N+型注入区10右边缘相切，其他不变。

具体应用方式如图9所示，其工作原理与实施例1相同，在此不再赘述。

综上所述，本发明提供了一种用于静电放电保护的新型SCR器件。在芯片不上电的情况下，由于ESD电流仍通过类似LVTSCR的结构泄放，因此触发电压低，ESD能力很强。在芯片上电后，由于控制端对电子空穴电流的影响，使得器件维持电压上升，抗闩锁能力变强。由于此结构并不需要增加额外的掩膜版，也不需要特殊工艺，因此，成本也不会增加。

Claims (1)

1.一种用于ESD保护的低触发电压抗闩锁SCR，包括P型衬底(1)，所述P型衬底(1)中设置有第一N阱注入区(2)和P阱注入区(4)，所述第一N阱注入区(2)中设置有相互独立的第一N+型注入区(11)和第一P+型注入区(21)，所述第一N阱注入区(2)的上端面设置有阳极金属电极(51)，所述阳极金属电极(51)与第一N+型注入区(11)和第一P+型注入区(21)连接，所述第一N阱注入区(2)和P阱注入区(4)之间设置有第二N+型注入区(12)，所述第二N+型注入区(12)与P阱注入区(4)连接，所述第二N+型注入区(12)的上端面设置有控制端金属电极(52)，所述第二N+型注入区(12)与第一P+型注入区(21)之间的设置有第一厚场氧区(31)，所述P阱注入区(4)中设置有相互独立的第三N+型注入区(13)和第二P+型注入区(22)，所述P阱注入区(4)的上端面设置有阴极金属电极(53)，所述阴极金属电极(53)与第三N+型注入区(13)和第二P+型注入区(22)连接，所述第二N+型注入区(12)与第三N+型注入区(13)之间的P阱注入区(4)的上端面设置有第一薄氧化区(32)，所述第一薄氧化区(32)的上端面设置有多晶硅电极(41)，其特征在于，还包括第二N阱注入区(3)，所述第二N阱注入区(3)设置在第二N+型注入区(12)的下端面，并分别与第二N+型注入区(12)和P阱注入区(4)连接；所述第一N阱注入区(2)中还设置有第四N+型注入区(10)，所述第四N+型注入区(10)分别与第一P+型注入区(21)和第一厚场氧区(31)连接。