CN104810386A - 一种基于二维设计的高面积效率二极管触发可控硅 - Google Patents
一种基于二维设计的高面积效率二极管触发可控硅 Download PDFInfo
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Abstract
本发明公开了一种基于二维设计的高面积效率二极管触发可控硅，包括P型衬底、N阱、P阱、P+注入区、N+注入区、金属、浅槽隔离、阴极、阳极，所述N阱包括第一N阱、第二N阱，所述P+注入区包括第一P+注入区、第二P+注入区，所述N+注入区包括第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第五N+注入区，所述P型衬底上沿横向依次设置有第一N阱、P阱、第二N阱。本发明利用可控硅中内嵌二极管在触发阶段，电流主要沿器件纵向流动，从而充分利用器件纵向上的阱电阻，相比常规的二极管触发可控硅，本发明的器件只需较少的串联二极管数，就能实现较高的触发电压，因而提高了面积效率。
Description
技术领域
本发明涉及一种基于二维设计的高面积效率二极管触发可控硅，属于集成电路技术领域。
背景技术
自然界的静电放电（ESD）现象对集成电路的可靠性构成严重的威胁。在工业界，集成电路产品的失效37%都是由于遭受静电放电现象所引起的。而且随着集成电路的密度越来越大，一方面由于二氧化硅膜的厚度越来越薄（从微米到纳米），器件承受的静电压力越来越低；另一方面，容易产生、积累静电的材料如塑料，橡胶等大量使用，使得集成电路受到静电放电破坏的几率大大增加。
静电放电现象的模式通常分为四种：HBM（人体放电模式），MM（机器放电模式），CDM（组件充电放电模式）以及电场感应模式（FIM）。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。
在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。
然而随着CMOS工艺制程的不断进步，器件尺寸不断减小，核心电路承受ESD能力大大降低，对于低压IC（集成电路）的ESD防护而言，一个有效的静电放电防护器件必须能够保证相对低的触发电压（不能高于被保护电路的栅氧击穿电压），相对高的维持电压（对电源防护而言，要高于电源电压以避免闩锁效应），提供较强的ESD保护能力（ESD鲁棒性），并占用有限的布局面积。为了避免闩锁风险，可以通过提高维持电流，提高维持电压来解决。因此在保证低触发电压的优点的同时，进一步提高其维持电压显得十分必要。
作为一种常用的ESD防护结构，可控硅被广泛的应用于集成电路芯片I/O端口以及电源域的防护中。可控硅有着高鲁棒性、制造工艺简单等优点。但可控硅也有着开启速度慢，开启电压高，维持电压低等缺点，对集成电路输入输出端MOS管的栅极氧化层保护不能起到很好的效果。在40nm和28nm低压CMOS工艺下，内核电路的静电防护要求有很低的触发电压，ESD窗口非常窄，常规的低压触发可控硅已不满足要求。而传统的二极管触发可控硅要达到符合要求的触发电压，需要串联个数较多的二极管，因此面积效率低。
发明内容
目的：为了克服现有技术中存在的不足，本发明提供一种基于二维设计的高面积效率二极管触发可控硅。
技术方案：为解决上述技术问题，本发明采用的技术方案为：
一种基于二维设计的高面积效率二极管触发可控硅，包括P型衬底、N阱、P阱、P+注入区、N+注入区、金属、浅槽隔离、阴极、阳极，所述N阱包括第一N阱、第二N阱，所述P+注入区包括第一P+注入区、第二P+注入区，所述N+注入区包括第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第五N+注入区，所述P型衬底上沿横向依次设置有第一N阱、P阱、第二N阱；所述第一N阱上设置有第一P+注入区，所述第一N阱和P阱上，沿纵向依次跨设第一N+注入区、第二P+注入区、第二N+注入区，所述第一N+注入区、第二P+注入区、第二N+注入区互不相连，并用浅槽隔离进行隔离，所述P阱和第二N阱上，沿纵向依次跨设第三N+注入区、第四N+注入区，所述第三N+注入区、第四N+注入区互不相连，并用浅槽隔离进行隔离，所述第二N阱上设置有第五N+注入区；所述第一P+注入区接入阳极，所述第三N+注入区、第四N+注入区、第五N+注入区均接入阴极；所述第一N+注入区、第二P+注入区、第二N+注入区用金属相连接；所述第一P+注入区和外部结构之间通过浅槽隔离进行隔离，所述第一P+注入区和第一N+注入区、第二P+注入区、第二N+注入区之间通过浅槽隔离进行隔离，所述第一N+注入区、第二P+注入区、第二N+注入区和第三N+注入区、第四N+注入区之间通过浅槽隔离进行隔离，所述第三N+注入区、第四N+注入区和第五N+注入区之间通过浅槽隔离进行隔离，所述第五N+注入区和外部结构之间通过浅槽隔离进行隔离。
有益效果：本发明提供的一种基于二维设计的高面积效率二极管触发可控硅，利用可控硅中内嵌二极管在触发阶段，电流主要沿器件纵向流动，从而充分利用器件纵向上的阱电阻，相比常规的二极管触发可控硅，本发明的器件只需较少的串联二极管数，就能实现较高的触发电压，因而提高了面积效率。可控硅路径触发后，电流主要沿器件纵向流动，因而可以保证低阻泄放路径，从而起到有效的静电防护作用。本设计结构简单，稳定可靠，符合低压CMOS工艺下0.9V、1.05V、1.1V 内核电路器件的ESD窗口，能起到有效防护作用。
附图说明
图1为本发明的剖面正视图；
图2为本发明的结构俯视图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1、图2所示，一种基于二维设计的高面积效率二极管触发可控硅，包括P型衬底1、N阱2、P阱3、P+注入区4、N+注入区5、金属6、浅槽隔离7、阴极8、阳极9，所述N阱包括第一N阱21、第二N阱22，所述P+注入区4包括第一P+注入区41、第二P+注入区42，所述N+注入区5包括第一N+注入区51、第二N+注入区52、第三N+注入区53、第四N+注入区54、第五N+注入区55，所述P型衬底1上沿横向依次设置有第一N阱21、P阱3、第二N阱22；所述第一N阱21上设置有第一P+注入区41，所述第一N阱21和P阱3上，沿纵向依次跨设第一N+注入区51、第二P+注入区42、第二N+注入区52，所述第一N+注入区51、第二P+注入区42、第二N+注入区52互不相连，并用浅槽隔离7进行隔离，所述P阱3和第二N阱22上，沿纵向依次跨设第三N+注入区53、第四N+注入区54，所述第三N+注入区53、第四N+注入区54互不相连，并用浅槽隔离7进行隔离，所述第二N阱22上设置有第五N+注入区55；所述第一P+注入区41接入阳极9，所述第三N+注入区53、第四N+注入区54、第五N+注入区55均接入阴极8；所述第一N+注入区51、第二P+注入区42、第二N+注入区53用金属6相连接；所述第一P+注入区41和外部结构之间通过浅槽隔离7进行隔离，所述第一P+注入区41和第一N+注入区51、第二P+注入区42、第二N+注入区52之间通过浅槽隔离7进行隔离，所述第一N+注入区51、第二P+注入区42、第二N+注入区52和第三N+注入区53、第四N+注入区54之间通过浅槽隔离7进行隔离，所述第三N+注入区53、第四N+注入区54和第五N+注入区55之间通过浅槽隔离7进行隔离，所述第五N+注入区55和外部结构之间通过浅槽隔离7进行隔离。
当发生ESD事件时，由第一P+注入区、第一N阱、第一N+注入区、第二N+注入区、第二P+注入区、P阱、第三N+注入区、第四N+注入区构成的二极管串路径首先开启。随着电流增大，由第一P+注入区、第一N阱、P阱、第二N阱、第五N+注入区形成的可控硅路径会开启，泄放大部分电流。器件内部构成的二极管串路径能充分利用器件宽度方向上的阱电阻，因此能用较少二极管达到较高的触发电压，提高面积效率。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (1)
1.一种基于二维设计的高面积效率二极管触发可控硅，包括P型衬底、N阱、P阱，其特征在于：还包括P+注入区、N+注入区、金属、浅槽隔离、阴极、阳极，所述N阱包括第一N阱、第二N阱，所述P+注入区包括第一P+注入区、第二P+注入区，所述N+注入区包括第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第五N+注入区，所述P型衬底上沿横向依次设置有第一N阱、P阱、第二N阱；所述第一N阱上设置有第一P+注入区，所述第一N阱和P阱上，沿纵向依次跨设第一N+注入区、第二P+注入区、第二N+注入区，所述第一N+注入区、第二P+注入区、第二N+注入区互不相连，并用浅槽隔离进行隔离，所述P阱和第二N阱上，沿纵向依次跨设第三N+注入区、第四N+注入区，所述第三N+注入区、第四N+注入区互不相连，并用浅槽隔离进行隔离，所述第二N阱上设置有第五N+注入区；所述第一P+注入区接入阳极，所述第三N+注入区、第四N+注入区、第五N+注入区均接入阴极；所述第一N+注入区、第二P+注入区、第二N+注入区用金属相连接；所述第一P+注入区和外部结构之间通过浅槽隔离进行隔离，所述第一P+注入区和第一N+注入区、第二P+注入区、第二N+注入区之间通过浅槽隔离进行隔离，所述第一N+注入区、第二P+注入区、第二N+注入区和第三N+注入区、第四N+注入区之间通过浅槽隔离进行隔离，所述第三N+注入区、第四N+注入区和第五N+注入区之间通过浅槽隔离进行隔离，所述第五N+注入区和外部结构之间通过浅槽隔离进行隔离。
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