CN1538519A - 具有保护内部电路的保护电路的半导体器件 - Google Patents

Abstract

一种半导体器件，其中包含内部电路和保护电路。内部电路具有第1势阱区和第1势阱区内形成的第1半导体元件。保护电路具有杂质浓度低于第1势阱区的第2势阱区和第2势阱区内形成的第2半导体元件。而且，保护电路保护第1半导体元件。

Description

具有保护内部电路的保护电路的半导体器件

相关申请的交叉参考

本申请基于2003年4月15日提交的先前日本专利申请号2003-110461的专利申请，并要求该专利申请的优先权；经参考将该专利申请的全部内容编入本说明书。

技术领域

本发明涉及具有包含内部电路的保护电路的半导体器件。例如，涉及用于防止静电放电(ESD：Electro Static Discharge)造成的半导体器件击穿的技术。

背景技术

ESD一般发生在人或机械搬运半导体器件等情况下。产生ESD时，极短的时间内就在半导体器件的2个端子之间施加几百V～几千V的电压。在该ESD的击穿下，半导体器件非常脆弱。为此，半导体器件中设置对ESD击穿的保护元件。利用此保护元件进行静电放电，防止半导体器件的ESD击穿。

以往，作为保护元件，广泛使用晶体闸流管，例如在Marks P.J.Mergens等人著的“High Holding Current SCRs(HHI-SCR)for ESC Protection andLatching-up Immune IC Operation”(EOS/ESD Symposium 2002，Session 1AOn Chip Protection)中记载这种结构。美国专利申请公开第2003/0034527号说明书中也揭示优化保护元件的沟道区浓度，以谋求提高作为保护元件的性能的方法。

然而，随着近年来半导体器件的微细化，上述已有的晶体闸流管逐渐不充分发挥作为防止ESD击穿的对策的功能。下面用图1说明这点。图1是示出用作保护元件的已有晶体闸流管的电压—电流特性的曲线。

半导体器件具有栅极氧化膜的厚度随着微细化而变薄的趋势。据此，首先成为保护对象的内部电路的耐压降低。另一方面，存在势阱区的杂质浓度提高，并且其深度变浅的趋势。

接着，着眼于作为保护电路的晶体闸流管，则杂质浓度高时，晶体闸流管的内在双极晶体管的电流放大率h fe和基极电阻RB变小。于是，难以满足晶体闸流管的锁住条件h fe(pnp)×h fe(npn)＞1。h fe(pnp)、h fe(npn)分别是晶体闸流管内在pnp型双极晶体管和npn型双极晶体管的电流放大率。于是，最坏的情况下，可认为未快速返回，这时晶体闸流管已经不作为保护元件进行工作。

此外，电流放大率h fe变小时，需要加大用于使晶体闸流管锁住的触发电流，而且需要将双极晶体管的电压VCE取大。结果，保持电压升高。同时，锁住状态的电阻(导通电阻)加大，因而钳位电压Vclamp升高。结果，某些情况下，钳位电压Vclamp大于内部电路的耐压B V ESD。因此，不能保护内部电路免受ESD击穿。

而且，势阱区深度变浅时，晶体闸流管中每单位体积流通的电流的电流密度增加。于是，电流引起的发热显著，存在晶体闸流管本身容易击穿的问题(击穿电流I break降低)。

综上所述，随着半导体器件的微细化，成为保护对象的内部电路，其耐压降低。与此相对应，作为保护电路的晶体闸流管，其作为保护元件的性能变差，即保持电压和钳位电压升高，晶体闸流管本身不能工作，或因发热而容易击穿等。

发明内容

本发明一个方面的半导体器件，包含

具有第1势阱区和在所述第1势阱区内形成的第1半导体元件的内部电路、

以及

具有杂质浓度低于所述第1势阱区的第2势阱区和在所述第2势阱区内形成的第2半导体元件并且用于保护所述第1半导体元件的保护电路。

附图说明

图1是示出已有的晶体闸流管的电压—电流特性的曲线；

图2是本发明实施方式1的半导体器件的电路图；

图3是本发明实施方式1的半导体器件的剖面图；

图4是示出本发明实施方式1的半导体器件的深度方向杂质浓度分布的曲线；

图5是示出本发明实施方式1的半导体器件和已有的半导体器件配备的晶体闸流管的电压—电流特性的曲线；

图6是本发明实施方式2的半导体器件的剖面图；

图7是示出本发明实施方式2的半导体器件的深度方向杂质浓度分布的曲线；

图8是示出本发明实施方式2的半导体器件和已有的半导体器件配备的晶体闸流管的电压—电流特性的曲线；

图9是本发明实施方式3的半导体器件的剖面图；

图10是示出本发明实施方式3的半导体器件的深度方向杂质浓度分布的曲线；

图11是示出本发明实施方式3的半导体器件和已有的半导体器件配备的晶体闸流管的电压—电流特性的曲线；

图12是本发明实施方式4的半导体器件的电路图；

图13是本发明实施方式4的半导体器件的剖面图；

图14是示出本发明实施方式4的半导体器件和已有的半导体器件配备的双极晶体管的电压—电流特性的曲线；

图15是本发明实施方式5、6的半导体器件的剖面图；

图16是示出本发明实施方式4至6的半导体器件和已有的半导体器件配备的双极晶体管的电压—电流特性的曲线；

图17是本发明实施方式7的半导体器件的电路图；

图18是本发明实施方式7的半导体器件的剖面图；

图19是示出本发明实施方式7的半导体器件和已有的半导体器件配备的MOS晶体管的电压—电流特性的曲线；

图20是本发明实施方式8、9的半导体器件的剖面图；

图21是本发明实施方式1至9的第1变换例的半导体器件的框图；

图22是本发明实施方式1至9的第2变换例的半导体器件的框图。

具体实施方式

用图2说明本发明实施方式1的半导体器件。图2是遵照本实施方式的半导体器件的电路图。

如该图所示，半导体器件具有内部电路10和保护电路20。保护电路20保护内部电路免受ESD击穿，设置在内部电路10与半导体器件的输入输出端子或电源端子之间。保护电路20具有晶体闸流管30和触发电路40。下面，设保护电路20连接输入输出端子进行说明。

晶体闸流管30具有内在的pnp型双极晶体管31和npn型双极晶体管32。双极晶体管31的发射极连接在连接输入输出端子的节点N1上，基极连接双极晶体管32的集电极，该集电极连接双极晶体管32的基极。双极晶体管32的发射极接地。双极晶体管31的发射极成为晶体闸流管的阳极端子，双极晶体管32的发射极成为晶体闸流管的阴极端子，双极晶体管31的集电极与双极晶体管32的基极的连接节点成为晶体闸流管的触发端子。

触发电路40具有p沟道MOS晶体管41、电阻元件42和电容元件43。P沟道MOS晶体管41的源极连接节点N1，漏极连接晶体闸流管的触发端子。电阻元件42和电容元件43串联在节点N1与接地电位之间。电阻元件42与电容元件43的连接节点连接MOS晶体管41的栅极。

上述那样组成的保护电路30在因静电等而从输入输出端子流入大电流时，通过晶体闸流管30使电流流入接地电位，从而保护内部电路10免受ESD击穿。

图3是图2所示内部电路10和保护电路20的剖面图，对保护电路具体示出晶体闸流管30的剖面结构。

首先说明内部电路10的组成。如图中所示，在内部电路10中形成CMOS缓冲电路。即，在半导体衬底1的表面内形成元件隔离区STI。然后，在周围由元件隔离区STI包围的元件区的表面内形成n型势阱区11和p型势阱区12。在n型势阱区11的表面内相互隔离地形成成为源极、漏极区的p⁺杂质扩散层13、13。又在p型势阱区12的表面内相互隔离地形成成为源极、漏极区的n⁺杂质扩散层14、14。在p⁺杂质扩散层13之间和n⁺杂质扩散层14之间的半导体衬底1上，介入图中未示出的栅极绝缘膜，从而形成栅极15。利用以上的结构，在n型势阱区11上形成p沟道MOS晶体管，在p型势阱区12上形成n沟道MOS晶体管。

接着，说明晶体闸流管的剖面结构。

如图中所示，在半导体衬底1的表面内形成n型势阱区33和p型势阱区34，使其相互连接。按与内部电路10中的n型势阱区11和p型势阱区12相同的深度形成n型势阱区33和p型势阱区34。而且，在n型势阱区33和p型势阱区34的表面内形成p⁺型杂质扩散层35和n⁺型杂质扩散层36。形成pnp型双极晶体管31，使其包含成为发射极的p⁺型杂质扩散层35、成为基极的n型势阱区33和成为集电极的p型势阱区34。又形成npn型栅极晶体管32，使其包含成为发射极的n⁺型杂质扩散层36、成为基极的p型势阱区34和成为集电极的n型势阱区33。

图4示出内部电路10和保护电路20中分别形成的势阱区12、34的杂质浓度分布，横轴表示离开半导体衬底表面的深度，纵轴表示杂质浓度。具体对内部电路10和保护电路20分别示出各自沿图3的4A-4A线和沿图3的4B-4B线方向的浓度分布。

如该图所示，保护电路20中形成的势阱区34的杂质浓度低于内部电路10中形成的势阱区12的杂质浓度。即，势阱区34包含的p型杂质浓度低于势阱区12包含的p型杂质浓度。此关系在势阱区12、34的整个深度方向区域都成立。即，在势阱区12、34的表面上成立，在其深区也成立。此关系在势阱区11与势阱区33之间也成立。即，势阱区33包含的n型杂质浓度低于势阱区11包含的n型杂质浓度。此关系在势阱区11、33的整个深度方向区域都成立。此外，在势阱区11与势阱区34之间和势阱区12与势阱区33之间也可成立。

接着，用图5说明上述那样组成的保护电路20的工作。图5是示出晶体闸流管30的电压—电流特性的曲线。

假设因静电等而从输入输出端子流入大电流。于是，由触发电路40的电容元件43对MOS晶体管41的栅极施加偏压。换句话说，使MOS晶体管41的栅极电位为GND。从输入输出端子进来的静电等的浪涌通常是瞬间脉冲。因此，电容元件43不能被从电阻元件42流入其中的电荷充分充电，MOS晶体管的栅极电位不能升高。另一方面，节点N1的电位，即MOS晶体管41的源极电位，却因电涌而升高。因此，在MOS晶体管41上施加栅极偏压，使其转移到导通状态。在节点N1连接电源时，MOS晶体管41不导通。这是因为与电涌相比，电源供给的电压慢慢升高。这时，电容元件43能充分充电，使MOS晶体管41的电位升高，从而MOS晶体管41仍然保持阻断状态。

结果，MOS晶体管41对晶体闸流管30的触发端子提供电流Ig。而且，节点N1的电位超过触发电压Vt1时，n型势阱区33和p型势阱区34所形成的pn结击穿。结果，晶体闸流管30不呈现正向阻断状态(锁住状态)，使ESD电流I ESD从阳极(节点N1)流到阴极(接地电位)。这时，节点N1的电位为钳位电压Vclamp1。当然，快速返回产生的触发电压Vt1和钳位电压Vclamp1低于内部电路10中的半导体元件的耐压B V ESD。

如果是上述本实施方式的半导体器件，就能用保护电路有效保护内部电路免受ESD击穿。下面，用图5一面与已有技术比较，一面说明这点。

如图5所示，如果是已有结构的晶体闸流管，则触发电压Vt2高，钳位电压Vclamp2也高。因此，在因静电等而从输入输出端子流入ESD电流I ESD时，即使晶体闸流管锁住，晶体闸流管的端子间的电压也存在到达钳位电压Vclamp2之前，超过内部电路的耐压B V ESD的情况。这时，即使晶体闸流管锁住，内部电路也被击穿。此外锁住也非常难锁牢，有时触发电压Vt3会超过耐压B V ESD。这时，在晶体闸流管锁住前，内部电路已被击穿。

然而，本实施方式的结构中，使保护电路20内的势阱区33、34的杂质浓度低于内部电路10的势阱区11、12。该关系不仅在势阱区11、12、33、34等浅区成立，而且在深区也成立。因此，pnp型双极晶体管31和npn型双极晶体管32的电流放大率h fe(pnp)、h fe(npn)比已有结构中的大，从而能容易满足晶体闸流管30锁住的条件fe(pnp)×h fe(npn)＞1。此外，pnp型双极晶体管31和npn型双极晶体管32的基极电阻RB也与电流放大率相同，分布与势阱区33、34的杂质浓度ND、NA成反比(RB＝1/杂质浓度)。因此，本实施方式的结构与已有的结构相比，基极电阻RB高。再者，由触发电路40对晶体闸流管30的触发端子供给栅极电流Ig。这样，电流放大率h fe(pnp)、h fe(npn)高，基极电阻RB也高，而且供给触发电流Ig，其结果如图5所示，晶体闸流管30与已有结构相比，用较低的触发电压Vt1(＜Vt2)锁住。

势阱区33、34的杂质浓度在其整个深度方向区域都低，因而晶体闸流管30维持正向导通状态用的最低电压(最低工作维持电压＝保持低于Vh)低。这是因为pnp型双极晶体管31和npn型双极晶体管32的电流放大率h fe(pnp)、h fe(npn)高。由于电流放大率高，与已有结构相比，能在小的基极电流IB下，流通大的集电极电流IC，集电极—发射极之间的电压VCE也可减小。因此，晶体闸流管30维持正向导通状态用的、阳极—阴极之间的电压也可比以往小。即，保持电压比以往小。

通过使势阱区33、34的杂质浓度在整个深度方向区域都低，能减小晶体闸流管30的导通电阻Ron。即，如图5所示，锁住状态下的线条斜率比以往大。换句话说，相对于电压增加的电流增加程度比以往大。

如上所述，晶体闸流管30的保持电压Vh和导通电阻Ron比以往低，因而钳位电压Vclamp1降低。

综上所述，如果是本实施方式的保护电路，则晶体闸流管30的触发电压Vt1和钳位电压Vclamp1低。因此，即使在内部电路10的ESD耐压随着微细化而降低的情况下，也能充分保护内部电路10免受ESD击穿。

又，如果是本实施方式的结构，则能减小晶体闸流管的规模。通常授给作为保护元件的晶体闸流管30一定的额定指标。表示该额定指标的是在大到某一定ESD电流下，能保护内部电路。于是，本实施方式中，由于流通一定ESD电流时的钳位电压比已有结构的小，产生的功率也小。因此，晶体闸流管30的规模可减小，有助于减小芯片规模。

接着，说明本发明实施方式2的半导体器件。本实施方式在实施方式1中，使内部电路10和保护电路20内势阱区的杂质浓度相同，并且使保护电路20的势阱区的深度大于内部电路10的该深度。因此，半导体器件的电路图与上述实施方式1中说明的图2相同，省略其说明。图6是本实施方式的半导体器件的剖面图，对保护电路具体示出晶体闸流管30的剖面结构。内部电路10的组成与上述实施方式1相同，省略其说明，仅说明晶体闸流管30的结构。

如图中所示，在半导体衬底1的表面内形成n型势阱区37和p型势阱区38，使其相互连接。形成n型势阱区37和p型势阱区38，使其比内部电路10中的n型势阱区11和p型势阱区12深。而且，在n型势阱区37和p型势阱区38的表面内形成p⁺型杂质扩散层35和n⁺型杂质扩散层36。形成pnp型双极晶体管31，使其包含成为发射极的p⁺型杂质扩散层35、成为基极的n型势阱区37和成为集电极的p型势阱区38。又形成npn型栅极晶体管32，使其包含成为发射极的n⁺型杂质扩散层36、成为基极的p型势阱区38和成为集电极的n型势阱区37。

图7示出内部电路10和保护电路20中分别形成的势阱区12、38的杂质浓度分布。具体对内部电路10和保护电路20分布示出各自沿图6中7A-7A线和7B-7B线方向的浓度分布。

如图中所示，保护电路20中形成的势阱区34的杂质浓度与内部电路10中形成的势阱区12的杂质浓度相同。然而，将势阱区38形成得比势阱区12更深入到半导体衬底。此关系在势阱区11与势阱区37之间也成立。而且，势阱区11与势阱区38之间和势阱区12与势阱区37之间也成立。

本实施方式的保护电路20的工作与上述实施方式1相同，因而省略其说明。

如果是上述本实施方式的半导体器件，就能用保护电路有效保护内部电路免受ESD击穿。用图8一面与已有技术比较，一面说明这点。图8是示出本实施方式的晶体闸流管和已有晶体闸流管的电压—电流特性的曲线。

已有结构的晶体闸流管的特性如上述实施方式1所说明。这方面，如果是本实施方式的结构，则保护电路20内的势阱区37、38的杂质浓度与内部电路10内的势阱区11、12相同。因此，pnp型双极晶体管31和npn型双极晶体管32的电流放大率h fe(pnp)、h fe(npn)与以往相同，从而晶体闸流管的保持电压Vh对以往不变。然而，势阱区38、38的深度大，即，npn型双极晶体管31和pnp型双极晶体管32的集电极电流IC流通区的截面积大。因此，使晶体闸流管30的导通电阻Ron减小，从而钳位电压Vclamp降低。

此外，由触发电路40对晶体闸流管的触发端子提供栅极电流。因此，与以往相比，晶体闸流管30用低触发电压Vt1(＜Vt2)锁住。

这样如果是本实施方式的晶体闸流管30，就能使钳位电压Vclamp1和触发电压Vt1比以往低。结果，与实施方式1相同，即使内部电路10的ESD耐压降低的情况下，也能充分保护内部电路10免受ESD击穿。

如果是本实施方式的结构，则能获得提高抵抗晶体闸流管本身的击穿电流的能力。已有的结构，则随着半导体器件的微细化，势阱区的深度变浅。因此，每单位体积流通的电流量加大，电流产生的热密度变大，击穿电流降低(图8中的I break2)。即，晶体闸流管本身容易被击穿。

然而，本实施方式的结构中，将势阱区37、38形成得比内部电路10的势阱区11、12深。n型势阱区37中流通npn型双极晶体管32的集电极电流(pnp型双极晶体管31的基极电流)h fe(npn)×Ig。p型势阱区37中流通pnp型双极晶体管31的集电极电流(npn型双极晶体管32的基极电流)h fe(pnp)×hfe(npn)×Ig。由于各势阱区37、38变深，每单位体积流通的各集电极电流密度降低。随之，产生的热降低。即，可抑制以往那样热集中在半导体衬底的表面。因此，能比以往更有效地防止因热而使晶体闸流管本身被击穿。换句话说，晶体闸流管能容许达到较大的电流。

此外，与上述实施方式1相同，晶体闸流管30的规模比能以往小，有助于减小芯片规模。

接着，说明实施方式3的半导体器件。本实施方式是上述实施方式1和2的组合。因此，半导体器件的电路与上述实施方式1中说明的图2相同，省略其说明。图9是本实施方式的半导体器件的剖面图，对保护电路具体示出晶体闸流管30的剖面结构。内部电路10的结构与上述实施方式1相同，因而省略说明，仅说明晶体闸流管30的结构。

如图中所示，在半导体衬底1的表面内形成n型势阱区39和p型势阱区50，使其相互连接。形成n型势阱区39和p型势阱区50，使其比内部电路10中的n型势阱区11和p型势阱区12杂质浓度低，而且对半导体1的衬底深。又在n型势阱区39和p型势阱区50的表面内形成p⁺型杂质扩散层35和n⁺型杂质扩散层36。形成pnp型双极晶体管31，使其包含成为发射极的p⁺型杂质扩散层35、成为基极的n型势阱区39和成为集电极的p型势阱区50。又形成npn型栅极晶体管32，使其包含成为发射极的n⁺型杂质扩散层36、成为基极的p型势阱区50和成为集电极的n型势阱区39。

图10示出内部电路10和保护电路20中分别形成的势阱区12、50的杂质浓度分布。具体对内部电路10和保护电路20分布示出各自沿图9中10A-10A线和10B-10B线方向的浓度分布。

如图中所示，保护电路20中形成的势阱区50的杂质浓低于内部电路10中形成的势阱区12。即，势阱区50中包含的p型杂质浓度比内部电路10中保护的p型杂质浓度稀。而且，此关系在势阱区12、50的整个深度方向区域都成立。即，在势阱区12、50的表面成立，在其深区也成立。又将势阱区38形成得比势阱区12更深入到半导体衬底。此杂质浓度以及深度的关系在势阱区11与势阱区39之间也成立。而且，势阱区11与势阱区50之间和势阱区12与势阱区39之间也成立。

本实施方式的保护电路20的工作与上述实施方式1相同，因而省略其说明。

如果是上述本实施方式的半导体器件，则能同时获得上述实施方式1和2中说明的效果。即，如图11画出的本实施方式和已有晶体闸流管的电压—电流特性所示，与已有结构相比，能使触发电压和钳位电压降低。因此，能更有效地保护内部电路10免受ESD击穿。而且，由于能抑制晶体闸流管中产生的热，可保护晶体闸流管本身免受热造成的击穿。

此外，与上述实施方式1相同，晶体闸流管30的规模能比以往小，有助于减小芯片规模。

接着，用图12说明本发明实施方式4的半导体器件。图12使本实施方式的半导体器件的电路图。本实施方式在实施方式1中，将晶体闸流管30置换成双极晶体管。

如图中所示，半导体器件具有内部电路10和保护电路20。保护电路20具有npn型双极晶体管60和触发电路40。触发电路的组成与实施方式相同，因而省略说明。双极晶体管60的基极连接触发电路40内的MOS晶体管41的漏极，并且将发射极接地，将集电极连接节点N1。

上述那样组成的保护电路30在因静电等而从输入输出端子或电源端子流入大电流时，使电流通过双极晶体管60流入接地电位，从而保护内部电路10免受ESD击穿。

图13是图12所示内部电路10和保护电路20的剖面图，对保护电路具体示出双极晶体管60的剖面结构。内部电路的结构与实施方式1相同，因而省略说明。

如图中所示，保护电路20中，在半导体衬底1的表面内形成p型势阱区61。按与内部电路10中的n型势阱区11和p型势阱区12相同的深度形成此p型势阱区61。然后，在p型势阱区61的表面内相互隔离地形成2个n⁺型杂质扩散层62、63。形成npn型双极晶体管60，使其包含成为发射极的n⁺型杂质扩散层62、成为基极的p型势阱区61和成为集电极的n⁺型杂质扩散层63。

图13中的沿4C-4C线(p型势阱区12)、4D-4D线(p型势阱区61)方向的杂质浓度分布与上述实施方式1中说明的图14相同。即，保护电路20中形成的势阱区61的杂质浓度比内部电路10中形成的势阱区12的杂质浓度稀。即，势阱区61中包含的p型杂质的浓度比势阱区12中包含的p型杂质的浓度稀。而且，此关系在势阱区12、61的整个深度方向区域都成立。即，在势阱区12、61的表面成立，在其深区也成立。

接着，用图14说明上述结构的保护电路20的工作。图14是示出图12所示保护电路的电压(VCE)-电(IC)特性的曲线。

从输入述说查端子流入大电流时，电容元件43使MOS晶体管的栅极维持配置电压。因此，MOS晶体管41为导通状态，并且对双极晶体管60的基极提供栅极电流IB。通过供给栅极电流IB，双极晶体管60开始流通集电极电流，使ESD电流I ESD从集电极(节点N1)流到发射极(接地电位)。这时，节点N1的电位成为钳位电压Vclamp1。当然，钳位电压Vclamp1低于内部电路10的半导体元件的耐压B V ESD。

如果是上述本实施方式的半导体器件，则能由保护电路有效地保护内部电路免受ESD击穿。下面，用图14一面与已有结构比较，一面详细说明这点。

如图14所示，如果是已有结构的双极晶体管，则钳位电压Vclamp2高。其原因在于，如已有技术中所说明，势阱区的杂质浓度高，使双极晶体管的电流放大率h fe减小。因此，ESD电流I ESD从输入输出端子流入半导体器件时，接收双极晶体管正常工作，双极晶体管的集电极与发射极之间的电压有时也在到达钳位电压Vclamp2前，超过内部电路的耐压B V ESD。即，作为包含元件的双极晶体管的作用不充分，内部电路被ESD击穿。

然而，本实施方式的结构中，使保护电路20内的势阱区61的杂质浓度比内部电路10内的势阱区11、12的该浓度稀。而且，此关系不仅在势阱区的浅区成立，而且在其深区也成立。因此，双极晶体管60的电流放大率h fe比以往大。即，与以往相比，在流通相同的基极电流时，能流出较大的集电极电流。而且，使双极晶体管的导通电阻Ron减小。换句话说，相对于电压增加的电流增加程度比以往大。

上述那样，双极晶体管60的电流放大率h fe和导通电阻Ron比以往小，因而钳位电压Vclamp1降低。

综上所述，如果是本实施方式的保护电路，则双极晶体管的钳位电压Vclamp1低，因而即使内部电路10的ESD耐压随着微细化而降低的情况下，也能充分保护内部电路10免受ESD击穿。

此外，根据与实施方式1相同的理由，能使双极晶体管60中产生的功率减小。因此，双极晶体管60的规模能比以往小，有助于减小芯片。

接着，说明实施方式5的半导体器件。本实施方式在实施方式4中，使内部电路10和保护电路20中势阱区的杂质浓度相同，并且使保护电路20中的势阱区的深度大于内部电路10。因此，半导体器件的电路图与上述实施方式5中说明的图12相同，省略其说明。图15是本实施方式的半导体器件的剖面图，对保护电路具体示出双极晶体管60的剖面图。内部电路10的结构与上述实施方式4相同，因而省略说明，仅说明双极晶体管60的结构。

如图中所示，在半导体衬底1的表面内形成p型势阱区64。形成此p型势阱区64，使其比内部电路10中的n型势阱区11和p型势阱区12深。然后，在p型势阱区61的表面内相互隔离地形成2个n⁺型杂质扩散层62、63。形成npn型双极晶体管60，使其包含成为发射极的n⁺型杂质扩散层62、成为基极的p型势阱区61和成为集电极的n⁺型杂质扩散层63。

图15中的沿7C-7C线(p型势阱区12)、7D-7D线(p型势阱区64)方向的杂质浓度分布与上述实施方式2中说明的图7相同。即，保护电路20中形成的势阱区64具有与内部电路10中形成的势阱区12的杂质浓度相同的杂质浓度，而且形成得离开半导体衬底面深。此关系在势阱区11与势阱区64之间也可成立。

本实施方式的保护电路20的工作与上述实施方式4相同，因而省略说明。

如果是上述本实施方式的半导体器件，则能获得与上述实施方式4相同的效果。用图14说明这点。图14是实施方式4的双极晶体管60的电压—电流特性，但本实施方式的双极晶体管60也呈现相同的趋势。

如果是本实施方式的结构，则与以往相比，势阱区64的深度较大，也就是说，双极晶体管60的集电极电流IC流通的区域的截面积大。因此，使双极晶体管60的导通电阻Ron减小，从而与实施方式4相同，即使内部电路10的ESD耐压随着微细化而降低，也能充分保护内部电路10免受ESD击穿。

此外，与实施方式4相同，能使双极晶体管60的规模比以往下，有助于减小芯片规模。

接着，说明本发明实施方式6的半导体器件。本实施方式是上述实施方式4和5的组合。因此，半导体器件的电路图与上述实施方式4中说明的图12相同，省略其说明。本实施方式的半导体器件的剖面结构是实施方式5中说明的图15所示的结构，内部电路10和保护电路20中形成的势阱区的杂质浓度的分布与图10相同。保护电路的工作如上述实施方式4所说明。

如果是本实施方式的结构，则保护电路20内的势阱区64的杂质浓度比内部电路10内的势阱区11、12中的稀。因此，双极晶体管60的电流放大率比以往大。而且，使双极晶体管的导通端子Ron减小。

势阱区64的深度又比以往大，也就是说，双极晶体管60的集电极电流IC流通的区域的截面积大。因此，使双极晶体管60的导通电阻Ron减小。

结果，与实施方式4、5相同，钳位电压Vclamp1降低。因此，即使内部电路10的ESD耐压随着微细化而降低的情况下，也能充分保护内部电路10免受ESD击穿。此外，能使双极晶体管60的规模比以往小，有助于减小芯片规模。

图16是使用实施方式4至实施方式6的双极晶体管60和已有结构的双极晶体管时的图12所示保护电路的电压(VCE)—电流(IC)特性。如图中所示，可知：如果是实施方式4至6的双极晶体管，则流通相同的ESD电流时产生的电压VCE(接地电压)比以往的双极晶体管小。即，即使内部电路的ESD耐压降低，也能有效保护内部电路。

双极晶体管本身被击穿的电流(击穿电流)的值也提高。双极晶体管本身击穿取决于该双极晶体管中产生的功率密度。如果是本实施方式的结构，则与已有结构相比，以相同的电压流通的电流量大。因此，如果按图16所示的等功率线击穿双极晶体管，则其击穿电流I break比以往大。即，如果是实施方式4至6的双极晶体管，则流入较大的ESD电流时，也能应对，可提高内部电路保护特性。

再者，实施方式4至6的双极晶体管电流放大率h fe比以往大，而且导通电阻Ron小。因此，可将作为保护元件的双极晶体管挪用到内部电路。这种情况下，具有实施方式4至6的结构的双极晶体管能用作高性能的半导体器件。

接着，用图17说明本发明实施方式7的半导体器件。图17是本实施方式的半导体器件的电路图。

如图中所示，半导体器件具有内部电路10和保护电路20。保护电路20用于保护内部电路10免受ESD击穿，并且设置在内部电路10与半导体器件的输入输出端子之间。保护电路20具有n沟道MOS晶体管70、电容元件71和电阻元件72。

使MOS晶体管70的源极接地，漏极连接输入输出端子上连接的节点N1。电容元件71和电阻元件72串联在节点N1与接地电位之间。电容元件71和电阻元件72连接的节点连接MOS晶体管70的栅极。保护电路20内的MOS晶体管70需要流通ESD电流，因而比内部电路10中的MOS晶体管规模大。即，沟道长度和沟道宽度比内部电路10的MOS晶体管大，能供给较大的电流。

上述结构的保护电路20在因静电等而从输入输出端子流入大电流时，使电流通过MOS晶体管70的电流路径流入地电位，从而保护内部电路10免受ESD击穿。

图18是图17所示内部电路10和保护电路20的剖面图，对保护电路具体输出MOS晶体管70的剖面结构。

内部电路的结构如上述实施方式1所说明，因而省略说明。保护电路中，如图中所示，在半导体衬底1的表面内形成p型势阱区73。按与内部电路10中的n型势阱区11和p型势阱区12相同的深度形成此p型势阱区73。而且，p型势阱区73的表面内相互隔开地形成2个n⁺型杂质扩散层74、75。n⁺型杂质扩散层74、75分别作为MOS晶体管70的源极—漏极区起作用。然后，在源极—漏极区74、75之间的p型势阱区73上，以图中未示出的栅极绝缘膜为中介，形成栅极76。

图18中沿4E-4E线(p型势阱区12)、4F-4F(p型势阱区73)方向的杂质浓度分布与上述实施方式1中说明的图4相同。即，保护电路20中形成的势阱区73的杂质浓度比内部电路10中形成势阱区12的杂质浓度稀。也就是说，势阱区73保护的p型杂质的浓度比势阱区12保护的p型杂质的浓度稀。而且，此关系在势阱区12、73的整个深度方向区域都成立。即，在势阱区12、73的表面成立，在其深区也成立。此关系在势阱区11与势阱区73之间也可成立。

接着，说明上述结构的保护电路20的工作。由于因静电等而从输入输出端子流入ESD电流，使节点N1的电位瞬间大幅度升高时，电容元件71的耦合使MOS晶体管70的栅极电位也升高。由此，MOS晶体管70成为导通状态，使ESD电流从漏极(节点N1)流到源极(接地电位)。结果，能防止ESD电流流入内部电路10，保护内部电路10免受ESD击穿。更详细地说明此运作如下。即，MOS晶体管70的漏极端子(节点N1)为MOS晶体管70的漏极耐压以上时，漏极雪崩击穿电流流出到p型势阱区73。结果，图18中，源极区74和漏极区75开始作为寄生npn型双极晶体管的集电极和发射极起作用。因此，MOS晶体管70中流通的电流，其中寄生npn型双极晶体管的集电极电流处于主宰的地位。

上述本实施形态的半导体器件，与上述实施方式4相同，能有效保护内部电路免受ESD击穿。用图19说明这点。图19是本实施方式的MOS晶体管70的电压(漏极电压VD)-电流(漏极电流ID)特性。

即，MOS晶体管70的电流按(Vg-Vt)²流通。其中，Vg是栅极电压，Vt是MOS晶体管70的阈值电压。而且，阈值电压Vt＝Vd(Vd为漏极电压)超过漏极耐压B VD时，寄生npn型双极晶体管的集电极电流流通。

这方面，与已有结构相比，由于使势阱区的杂质浓度稀，触发电压变低(Vt1＜Vt2)，漏极耐压提高(B VD1＞B VD2)，寄生npn型MOS晶体管的导通电阻变小，电流放大率h fe提高。因此，能使漏极电流ID增加的程度比以往大，如图19所示。结果，能使钳位电压Vclamp1降低，从而即使内部电路10的耐压随着微细化而降低的情况下，也能充分保护内部电路10免受ESD击穿。

此外，如实施方式1所说明，能使双极晶体管60中产生的功率减小。因此，双极晶体管60的规模能比以往小，有助于减小芯片。

接着，说明实施方式8的半导体器件。本实施方式在实施方式7中，使内部电路10和保护电路20中势阱区的杂质浓度相同，并且使保护电路20中的势阱区的深度大于内部电路10。因此，半导体器件的电路图与上述实施方式7中说明的图17相同，省略其说明。图20是本实施方式的半导体器件的剖面图，对保护电路具体示出MOS晶体管70的剖面图。内部电路10的结构与上述实施方式7相同，因而省略说明，仅说明MOS晶体管70的结构。

如图中所示，在半导体衬底1的表面内形成p型势阱区77。形成此p型势阱区77，使其比内部电路10中的n型势阱区11和p型势阱区12深。然后，在p型势阱区77的表面内相互隔离地形成2个n⁺型杂质扩散层74、75。n⁺型杂质扩散层74、75分别作为MOS晶体管的源极—漏极区起作用。然后，在源极—漏极区74、75之间的势阱区77上，以图中未示出的栅极绝缘膜为中介，形成栅极76。

图20中的沿7E-7E线(p型势阱区12)、7F-7F线(p型势阱区77)方向的杂质浓度分布与上述实施方式2中说明的图7相同。即，保护电路20中形成的势阱区64具有与内部电路10中形成的势阱区12的杂质浓度相同的杂质浓度，而且形成得离开半导体衬底面深。此关系在势阱区11与势阱区77之间也可成立。

本实施方式的保护电路20的工作与上述实施方式7相同，因而省略说明。

如果是上述本实施方式的半导体器件，则与上述实施方式4相同，也能有效保护内部电路免受ESD击穿。用图19说明这点。图19是实施方式7的保护电路的电压—电流特性，但本实施方式的MOS晶体管70的电压(漏极电压VD)—电流(漏极电流ID)也与图19大致相同。

如上所述，通过使势阱区77形成的深，即使npn型双极晶体管的导通电阻减小。结果，与实施方式4相同，钳位电压Vclamp1降低。因此，即使内部电路10的ESD耐压随着微细化而降低的情况下，也能充分保护内部电路10免受ESD击穿。

此外，与上述实施方式7相同，能使MOS晶体管70的规模比以往小，有助于减小芯片规模。

接着，说明本发明实施方式9的半导体器件。本实施方式是上述实施方式7和8的组合。因此，半导体器件的电路图与上述实施方式7中说明的图17相同，省略其说明。本实施方式的半导体器件的剖面结果是实施方式8中说明的图20所示的结果，内部电路10和保护电路20中形成的势阱区的杂质浓度分别与图10相同。保护电路的工作如上述实施方式7所说明。

本实施方式的结构，根据上述实施方式7、8中说明的原理，钳位电压Vclamp降低。因此，即使内部电路10的ESD耐压随着微细化而降低的情况下，也能充分保护内部电路10免受ESD击穿。此外，能使MOS晶体管70的规模比以往小，有助于减小芯片规模。

又，上述实施方式4至6中用图16说明的关系，在实施方式7至9中也同样成立。因此，实施方式7至9的MOS晶体管中，也能使击穿电流比已有结构中的大。

综上所述，根据本发明实施方式1至9，使保护电路20中形成保护元件(晶体闸流管、双极晶体管、MOS晶体管等)的势阱区的杂质浓度在整个深度方向区域低于作为保护对象的内部电路10的势阱区的该浓度。或者，在保护电路20中，使形成保护元件的势阱区的深度大于内部电路10的势阱区的该深度。或者，使保护电路中形成保护元件的势阱区的杂质浓度比内部电路稀，而且比内部电路深。结果，作为保护元件，使用晶体闸流管时，能降低晶体闸流管的触发电压和钳位电压。作为保护元件，使用双极晶体管和MOS晶体管时，能降低钳位电压。因此，即使在内部电路的ESD耐压随着微细化而降低的情况下，也能有效保护内部电路免受ESD击穿。

如为已有结构，则内部电路和保护电路中使用结构相同的势阱区。因此，势阱区的形成条件需要考虑两者的特性。然而，上述实施方式1至9，则内部电路和保护电路中，分别独立改变势阱区的浓度和/或深度。因此，能分别对内部电路和保护电路以最佳条件形成势阱区。从而，能使内部电路和保护电路发挥最高性能。也就是说，即使内部电路进一步减小微细化，保护电流也不受其影响，能保护内部电路免受ESD击穿。

上述实施方式1至9仅通过改变形成势阱区时的半导体衬底掺杂条件就能实施，因而可价廉地实施。

再者，如图21所示，从输入输出端子输入/输出的信号通常首先通过内部电路的输入输出缓冲器16。因此，例如在保护电路20中形成保护元件的势阱区于内部电路10中形成输入输出缓冲器16的势阱区之间，满足上述势阱区的杂质浓度和深度的关系即可。然而，如图21所示，内部电路10用单一电源VDD进行工作时，通常在同一结构的势阱区上形成构成内部电路10的半导体元件。因此，在内部电路10包含的全部区域与形成保护元件的势阱区之间满足上述关系也可。保护电路20内的触发电路40不是用于实质上保护ESD击穿的部分，因而形成触发电路40的势阱区可以结构与内部电路10的势阱区相同。即，在形成保护元件的势阱区与形成触发电路的势阱区之间满足上述势阱区的杂质浓度和深度的关系也可。

有时内部电路用多个电源进行工作。图22是混合载置快速擦写存储器的系统LSI的框图。如图中所示，内部电路10具有逻辑电路17和快速擦写存储器80。逻辑电路17用电源VDD进行工作。快速擦写存储器80内部具有高压产生电流81，对存储单元阵82提供高压产生电路产生的高于VDD的电压H。其原因在于快速擦写存储器进行写入和擦除时，需要高压。于是，由于快速擦写存储器80使用高压，快速擦写存储器80内的势阱区通常比逻辑电路17内的势阱区深，而且杂质浓度通常也低。这种情况下，可使保护电路20内的势阱区结构与例如快速擦写存储器80内的势阱区相同。但是，与快速擦写存储器80内的势阱区相同的结构不能充分抗ESD时，可使保护电路20的势阱区进一步加大深度并且/或者提高杂质浓度。

上述实施方式中，说明了将晶体闸流管、双极晶体管和MOS晶体管运作变换元件的情况。然而，变换元件不限于这些，可用其它半导体元件，或组合使用多个半导体元件也可。这时，使构成保护元件的要素中，实际流通ESD电流的要素满足有关势阱区的上述杂质浓度和深度的关系即可。

上述实施方式说明了保护元件使ESD电流流入接地电位的情况，当然也可以是流到电源电位VDD的情况。

本领域的技术人员不难发现其它优点和修改。因此，本发明在其广义方面不限于这里示出并说明的具体细节和代表实施例，从而可作各种修改而不脱离所附权利要求书及其等效内容规定的总发明概念的精神或范围。

Claims (18)

1、一种半导体器件，其特征在于，包含

具有第1势阱区和在所述第1势阱区内形成的第1半导体元件的内部电路、以及

具有杂质浓度低于所述第1势阱区的第2势阱区和在所述第2势阱区内形成的第2半导体元件并且用于保护所述第1半导体元件的保护电路。

2、如权利要求1中所述的器件，其特征在于，

所述第2半导体元件具有连接外部连接端子的电流路径的一端和连接接地电位的电流路径的另一端，

所述第1半导体元件具有连接所述外部连接端子的输入输出端子，

所述第2半导体元件使从所述外部连接端子输入的电流通过所述电流路径流入所述接地电位，从而防止所述电流击穿所述第1半导体元件。

3、如权利要求2中所述的器件，其特征在于，

第2半导体元件中流通所述电流时，所述第2半导体元件的所述电流路径之间产生的电压小于所述第1半导体元件的耐压。

4、如权利要求2中所述的器件，其特征在于，

保护电路还具有起动所述第2半导体元件的工作用的触发电路，

所述第2半导体元件是还具有连接所述触发电路的控制端子的晶体闸流管或双极晶体管，

所述触发电路通过从所述外部端子流入所述电流，使所述第1半导体元件的所述输入输出端子的电位升高，并且在该电位小于所述第1半导体元件的耐压时，对所述第2半导体元件的所述控制端子输出起动命令。

5、如权利要求2中所述的器件，其特征在于，

所述第2半导体元件是MOS晶体管，

所述MOS晶体管的栅极电位与所述电流路径的一端的电压同相地变化。

6、如权利要求1中所述的器件，其特征在于，

第2势阱区在深度方向的整个区中，杂质浓度低于所述第1势阱区。

7、一种半导体器件，其特征在于，包含

具有第1势阱区和在所述第1势阱区内形成的第1半导体元件的内部电路、以及

具有深度比所述第1势阱区深的第2势阱区和在所述第2势阱区内形成的第2半导体元件并且用于保护所述第1半导体元件的保护电路。

8、如权利要求7中所述的半导体器件，其特征在于，

所述第2半导体元件具有连接外部连接端子的电流路径的一端和连接接地电位的电流路径的另一端，

所述第1半导体元件具有连接所述外部连接端子的输入输出端子，

所述第2半导体元件使从所述外部连接端子输入的电流通过所述电流路径流入所述接地电位，从而防止所述电流击穿所述第1半导体元件。

9、如权利要求8中所述的器件，其特征在于，

第2半导体元件中流通所述电流时，所述第2半导体元件的所述电流路径之间产生的电压小于所述第1半导体元件的耐压。

10、如权利要求8中所述的器件，其特征在于，

保护电路还具有起动所述第2半导体元件的工作用的触发电路，

所述第2半导体元件是还具有连接所述触发电路的控制端子的晶体闸流管或双极晶体管，

所述触发电路通过从所述外部端子流入所述电流，使所述第1半导体元件的所述输入输出端子的电位升高，并且在该电位小于所述第1半导体元件的耐压时，对所述第2半导体元件的所述控制端子输出起动命令。

11、如权利要求8中所述的器件，其特征在于，

所述第2半导体元件是MOS晶体管，

所述MOS晶体管的栅极电位与所述电流路径的一端的电压同相地变化。

12、如权利要求7中所述的器件，其特征在于，

第2势阱区在深度方向的整个区中，杂质浓度低于所述第1势阱区。

13、一种半导体器件，其特征在于，包含

具有第1势阱区和在所述第1势阱区内形成的第1半导体元件的内部电路、以及

具有杂质浓度低于所述第1势阱区而且深度比所述第1势阱区深的第2势阱区和在所述第2势阱区内形成的第2半导体元件并且用于保护所述第1半导体元件的保护电路。

14、如权利要求13中所述的半导体器件，其特征在于，

所述第2半导体元件具有连接外部连接端子的电流路径的一端和连接接地电位的电流路径的另一端，

所述第1半导体元件具有连接所述外部连接端子的输入输出端子，

所述第2半导体元件使从所述外部连接端子输入的电流通过所述电流路径流入所述接地电位，从而防止所述电流击穿所述第1半导体元件。

15、如权利要求14中所述的器件，其特征在于，

第2半导体元件中流通所述电流时，所述第2半导体元件的所述电流路径之间产生的电压小于所述第1半导体元件的耐压。

16、如权利要求14中所述的器件，其特征在于，

保护电路还具有起动所述第2半导体元件的工作用的触发电路，

所述第2半导体元件是还具有连接所述触发电路的控制端子的晶体闸流管或双极晶体管，

所述触发电路通过从所述外部端子流入所述电流，使所述第1半导体元件的所述输入输出端子的电位升高，并且在该电位小于所述第1半导体元件的耐压时，对所述第2半导体元件的所述控制控制端子输出起动命令。

17、如权利要求14中所述的器件，其特征在于，

所述第2半导体元件是MOS晶体管，

所述MOS晶体管的栅极电位与所述电流路径的一端的电压同相地变化。

18、如权利要求13中所述的器件，其特征在于，

第2势阱区在深度方向的整个区中，杂质浓度低于所述第1势阱区。

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