JP5781022B2 - 静電保護回路、および、半導体装置 - Google Patents

Description

本発明の実施形態は、静電保護回路、および、半導体装置に関する。

昨今、半導体装置の微細化が進み、半導体装置の内部に搭載される回路のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）脆弱性が問題となっている。

このような脆弱な回路のＥＳＤ保護として、例えば、クランプ電圧を低くする技術がある。低クランプ電圧の保護回路として有用なものとして、ＲＣ−ｔｒｉｇｇｅｒｅｄ ＭＯＳＦＥＴ回路がある。

米国特許５２３９４４０号明細書 特開２００５−４５１００号公報 特開２００５−５７２１７号公報

静電保護動作に対する電源の状態の影響を低減することが可能な静電保護回路、および、半導体装置を提供する。

実施例に従った静電保護回路は、電源電圧が供給される電源端子を備える。静電保護回路は、接地に接続される接地端子を備える。静電保護回路は、前記電源端子と前記接地端子との間に接続された第１の抵抗を備える。静電保護回路は、前記電源端子と前記接地端子との間で、前記第１の抵抗と直列に接続された第１のキャパシタを備える。静電保護回路は、前記第１の抵抗と前記第１のキャパシタとの接続点の信号に応じた信号が入力される第１のインバータを備える。静電保護回路は、前記電源端子と前記接地端子との間にソースおよびドレインが接続され、前記第１のインバータが出力する第１の信号に基づいた信号がゲートに入力されることにより制御される保護用ＭＯＳトランジスタを備える。静電保護回路は、前記第１の信号に基づいた信号に一端が接続され、前記電源端子および／または前記接地端子に他端が接続された第２のキャパシタと、を備える。

図１は、実施例１に係る半導体装置１０００の構成を模式的に示すブロック図である。 図２は、図１に示す静電保護回路１００の構成の一例を示す回路図である。 図３は、電源端子のインピーダンスが高く、且つ、電源電圧の立ち上がりが短い場合における、比較例と実施例の特性の一例を示す図である。 図４は、実施例２に係る静電保護回路２００の構成の一例を示す回路図である。 図５は、電源端子のインピーダンスが高く、電源電圧の立ち上がり時間が長く、且つ、電源電圧のノイズが重畳している場合における、比較例と実施例の特性の一例を示す図である。 図６は、実施例３に係る静電保護回路３００の構成の一例を示す回路図である。 図７は、実施例４に係る静電保護回路４００の構成の一例を示す回路図である。 図８は、実施例５に係る静電保護回路５００の構成の一例を示す回路図である。

以下、各実施例について、図面に基づいて説明する。

図１は、実施例１に係る半導体装置１０００の構成を模式的に示すブロック図である。また、図２は、図１に示す静電保護回路１００の構成の一例を示す回路図である。

図１に示すように、半導体装置１０００は、メモリ１００２と、コントローラ１００１と、複数のパッドＰＡ１〜ＰＡ５と、を備える。

メモリ１００２は、データの書き込みおよび読み出しが可能である。このメモリ１００２は、例えば、ＮＡＮＤ型フラッシュメモリである。

コントローラ１００１は、静電保護回路１００を有し、メモリ１００２の動作を制御するようになっている。

第１のパッドＰＡ１は、電源電圧ＶＤＤが供給され、電源端子Ｔ１に電気的に接続されている。

この第１のパッドＰＡ１と電源端子Ｔ１との間に、インダクタＬと抵抗Ｒとが接続されている。これらのインダクタＬと抵抗Ｒは、例えば、図示しない内部回路やボンディングワイヤ等の配線に含まれる。

また、第２のパッドＰＡ２は、接地に接続され（接地電圧が供給され）、接地端子Ｔ２に電気的に接続されている。

また、他のパッドＰＡ３〜ＰＡ５は、図示しないボンディングワイヤ等の配線によりコントローラ１００１やメモリ１００２に接続され、所定の信号が入出力されるようになっている。

コントローラ１００１の静電保護回路１００は、例えば、図２に示す回路構成を有する。

ここで、図２に示すように、静電保護回路１００は、電源端子Ｔ１と、接地端子Ｔ２と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第１のキャパシタＣ１と、第２のキャパシタＣ２と、第１、第２、第３のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を含む複数段のインバータから成るインバータチェーンと、保護用ＭＯＳトランジスタＭ０と、を備える。

なお、図２の例では、インバータチェーンの段数は、奇数段である。

電源端子Ｔ１は、電源電圧ＶＤＤが供給されるようになっている。

接地端子Ｔ２は、接地に接続される（接地電圧ＶＳＳが供給される）ようになっている。

第１の抵抗Ｒ１は、電源端子Ｔ１と接地端子Ｔ２との間に接続されている。本実施例においては、特に、第１の抵抗Ｒ１は、電源端子Ｔ１に一端が接続され、第１のインバータＩＮＶ１の入力に他端が接続されている。

第１のキャパシタＣ１は、電源端子Ｔ１と接地端子Ｔ２との間で、第１の抵抗Ｒ１と直列に接続されている。本実施例においては、特に、第１のキャパシタＣ１は、接地端子Ｔ２に一端が接続され、第１のインバータＩＮＶ１の入力に他端が接続されている。

第１のインバータＩＮＶ１は、第１の抵抗Ｒ１と第１のキャパシタＣ１との接続点ＴＸに入力が接続されている。この第１のインバータＩＮＶ１は、接続点ＴＸの信号が入力され、第１の信号Ｓ１を出力するようになっている。

この第１のインバータＩＮＶ１は、例えば、図２に示すように、ｐＭＯＳトランジスタＩＮＶ１Ｐと、ｎＭＯＳトランジスタＩＮＶ１Ｎと、を有する。

ｐＭＯＳトランジスタＩＮＶ１Ｐは、電源端子Ｔ１にソースが接続され、第２のインバータＩＮＶ２の入力にドレインが接続され、第１の抵抗Ｒ１と第１のキャパシタＣ１との接続点ＴＸにゲートが接続されている。

また、ｎＭＯＳトランジスタＩＮＶ１Ｎは、接地端子Ｔ２にソースが接続され、ｐＭＯＳトランジスタＩＮＶ１Ｐのドレインにドレインが接続され、接続点ＴＸにゲートが接続されている。

また、第２のインバータＩＮＶ２は、第１のインバータＩＮＶ１が出力する第１の信号Ｓ１に基づいた信号（ここでは、第１の信号Ｓ１）が入力され、第２の信号Ｓ２を出力するようになっている。すなわち、この第２の信号Ｓ２は、第１の信号Ｓ１に基づいた信号となる。

この第２のインバータＩＮＶ２は、一般的なインバータである。第２のインバータＩＮＶ２は、例えば、図２に示すように、ｐＭＯＳトランジスタＩＮＶ２Ｐと、ｎＭＯＳトランジスタＩＮＶ２Ｎと、を有する。

ｐＭＯＳトランジスタＩＮＶ２Ｐは、電源端子Ｔ１にソースが接続され、第３のインバータＩＮＶ３の入力にドレインが接続され、第１のインバータＩＮＶ１の出力にゲートが接続されている。

また、ｎＭＯＳトランジスタＩＮＶ２Ｎは、接地端子Ｔ２にソースが接続され、ｐＭＯＳトランジスタＩＮＶ２Ｐのドレインにドレインが接続され、第１のインバータＩＮＶ１の出力にゲートが接続されている。

また、第３のインバータＩＮＶ３は、第２のインバータＩＮＶ２が出力する第２の信号Ｓ２に基づいた信号（ここでは第２の信号Ｓ２）が入力され、ゲート信号（第３の信号）ＳＧを出力するようになっている。すなわち、このゲート信号ＳＧは、第２の信号Ｓ２に基づいた信号である。そして、既述のように、第２の信号Ｓ２は、第１の信号Ｓ１に基づいた信号であるので、結果として、ゲート信号ＳＧは、第１の信号Ｓ１に基づいた信号となる。

この第３のインバータＩＮＶ３は、一般的なインバータである。第３のインバータＩＮＶ３は、例えば、図２に示すように、ｐＭＯＳトランジスタＩＮＶ３Ｐと、ｎＭＯＳトランジスタＩＮＶ３Ｎと、を有する。

ｐＭＯＳトランジスタＩＮＶ３Ｐは、電源端子Ｔ１にソースが接続され、保護用ＭＯＳトランジスタＭ０のゲートにドレインが接続され、第２のインバータＩＮＶ２の出力にゲートが接続されている。

また、ｎＭＯＳトランジスタＩＮＶ３Ｎは、接地端子Ｔ２にソースが接続され、ｐＭＯＳトランジスタＩＮＶ３Ｐのドレインにドレインが接続され、第２のインバータＩＮＶ２の出力にゲートが接続されている。

なお、図２に示すように、この第３のインバータＩＮＶ３は、インバータチェーンの最終段のインバータに相当する。

保護用ＭＯＳトランジスタＭ０は、電源端子Ｔ１と接地端子Ｔ２との間に接続され、ゲート信号ＳＧがゲートに入力されることにより制御されるようになっている。本実施例では、特に、この保護用ＭＯＳトランジスタＭ０は、インバータチェーンの最終段のインバータ（第３のインバータＩＮＶ３）の出力がゲートに接続されたｎＭＯＳトランジスタである。

ここで、図２に示すように、第２のキャパシタＣ２は、第３のインバータＩＮＶ３の入力に一端が接続され、接地端子Ｔ２に他端が接続されている。特に、第２のキャパシタＣ２の一端は、第２の抵抗Ｒ２を介して、第２のインバータＩＮＶ２の出力に、接続されている。

なお、この第２のキャパシタＣ２は、第２のインバータＩＮＶ２の入力、第３のインバータＩＮＶ３の入力、または、保護用ＭＯＳトランジスタＭ０のゲートの何れか１つに一端が接続され、電源端子Ｔ１または接地端子Ｔ２の何れか１つに他端が接続されていればよい。この場合、第２のキャパシタＣ２の一端は、第２の抵抗Ｒ２を介して、第１のインバータＩＮＶ１の出力、または、第２のインバータＩＮＶ２の出力、第３のインバータＩＮＶ３の出力に、接続される。なお、第２のキャパシタＣ２は１つに限定されない。

以上のように、静電保護回路１００は、ＲＣフィルタを構成する、第２のキャパシタＣ２と、第２の抵抗Ｒ２と、を備える。

これにより、静電保護回路１００は、第２のインバータＩＮＶ２が出力する第２の信号Ｓ２のノイズを抑えることができる。

なお、ＲＣフィルタの第２の抵抗Ｒ２は、前段の第１のインバータＩＮＶ１の出力抵抗またはMOS抵抗等で代替するようにしてもよい。この場合、第２の抵抗Ｒ２は省略される。

ここで、以上のような構成・機能を有する静電保護回路１００の動作特性について説明する。

図３は、電源端子のインピーダンスが高く、且つ、電源電圧の立ち上がりが短い場合における、比較例と実施例１の特性の一例を示す図である。なお、図３（ａ）は、第１のパッドＰＡ１に供給される電源電圧ＶＤＤの波形を示す。また、図３（ｂ）は、比較例の保護用ＭＯＳトランジスタに流れる電流の波形を示す。図３（ｃ）は、実施例１の保護用ＭＯＳトランジスタに流れる電流の波形を示す。なお、比較例の静電保護回路の構成は、インバータチェーンが一般的な複数段のインバータのみで構成されているものとする。

図３（ａ）、（ｂ）に示すように、電源電圧の立ち上がりが短い場合に、比較例の静電保護回路の保護用ＭＯＳトランジスタはオンして発振する。

一方、図３（ａ）、（ｃ）に示すように、実施例１に係る静電保護回路２００では、保護用ＭＯＳトランジスタＭ０の発振が抑制されている。

既述のように、実施例２に係る静電保護回路２００では、第２のインバータＩＮＶ２の出力のノイズが抑えられる。このため、保護用ＭＯＳトランジスタＭ０をより適切にオフ状態とすることができる。これにより、保護用ＭＯＳトランジスタＭ０の発振を抑制することができる。

すなわち、本実施例１に係る静電保護回路によれば、静電保護動作に対する電源の状態の影響を低減することができる。

図４は、実施例２に係る静電保護回路２００の構成の一例を示す回路図である。なお、この図４において、図２と同じ符号は、実施例１と同様の構成を示す。また、この実施例３に係る静電保護回路２００は、実施例１の静電保護回路１００と同様に、図１に示す半導体装置１０００に適用される。

図４に示すように、静電保護回路２００は、電源端子Ｔ１と、接地端子Ｔ２と、第１の抵抗Ｒ１と、第１のキャパシタＣ１と、第２のキャパシタＣ２と、第２の抵抗Ｒ２と、第１、第２、第３のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を含む複数段のインバータから成るインバータチェーンと、保護用ＭＯＳトランジスタＭ０と、を備える。

ここで、本実施例では、図４に示すように、第１のインバータＩＮＶ１は、シュミットトリガインバータである。

すなわち、第１のインバータＩＮＶ１がシュミット特性を有する。したがって、例えば、不慮のラッシュ電流や電源電圧のノイズにより接続点ＴＸの信号が発振しても、第１のインバータＩＮＶ１のシュミット特性により、第１のインバータＩＮＶ１が出力する第１の信号Ｓ１の発振を抑制することができる。

この第１のインバータ（シュミットトリガインバータ）ＩＮＶ１のフィードバック端子Ｆは、第２のインバータＩＮＶ２の出力に接続されている。

第２のキャパシタＣ２の他端は、接地端子Ｔ２に接続されている。

第１のインバータ（シュミットトリガインバータ）ＩＮＶ１の出力は、第２のインバータＩＮＶ２の入力に接続されている。

第１のインバータ（シュミットトリガインバータ）ＩＮＶ１は、第１のｐＭＯＳトランジスタＭＰ１と、第２のｐＭＯＳトランジスタＭＰ２と、第３のｐＭＯＳトランジスタＭＰ３と、第１のｎＭＯＳトランジスタＭＮ１と、第２のｎＭＯＳトランジスタＭＮ２と、第３のｎＭＯＳトランジスタＭＮ３と、を備える。

第１のｐＭＯＳトランジスタＭＰ１は、電源端子Ｔ１にソースが接続され、第１の抵抗Ｒ１と第１のキャパシタＣ１との接続点ＴＸにゲートが接続されている。

第２のｐＭＯＳトランジスタＭＰ２は、第１のｐＭＯＳトランジスタＭＰ１のドレインにソースが接続され、第２のインバータＩＮＶ２の入力にドレインが接続され、接続点ＴＸにゲートが接続されている。

第３のｐＭＯＳトランジスタＭＰ３は、電源端子Ｔ１にソースが接続され、第１のｐＭＯＳトランジスタＭＰ１のドレインにドレインが接続され、第２のインバータＩＮＶ２の出力にゲートが接続されている。

なお、第１、第２、第３のｐＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３は、それぞれ、電源端子Ｔ１にバッグゲートが接続されている。

第１のｎＭＯＳトランジスタＭＮ１は、接地端子Ｔ２にソースが接続され、接続点ＴＸにゲートが接続されている。

第２のｎＭＯＳトランジスタＭＮ２は、第１のｎＭＯＳトランジスタＭＮ１のドレインにソースが接続され、第２のｐＭＯＳトランジスタＭＰ２のドレインにドレインが接続され、接続点ＴＸにゲートが接続されている。

第３のｎＭＯＳトランジスタＭＮ３は、接地端子Ｔ２にソースが接続され、第１のｎＭＯＳトランジスタＭＮ１のドレインにドレインが接続され、第３のｐＭＯＳトランジスタＭＰ３のゲートにゲートが接続されている。

なお、第１、第２、第３のｎＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３は、それぞれ、接地端子Ｔ２にバッグゲートが接続されている。

また、図４に示すように、第２のキャパシタＣ２は、第３のインバータＩＮＶ３の入力に一端が接続され、接地端子Ｔ２に他端が接続されている。特に、第２のキャパシタＣ２の一端は、第２の抵抗Ｒ２を介して、第２のインバータＩＮＶ２の出力に、接続されている。すなわち、第２の抵抗Ｒ２の一端は、第２のインバータＩＮＶ２の出力に接続され、第２の抵抗Ｒ２の他端は、第２のキャパシタＣ２の一端に接続されている。

なお、図４に示すシュミットトリガインバータは一例であって、これに限定されない。第１のインバータＩＮＶ1がシュミット特性を備えていれば実施例の効果を得ることができる。以下の実施例についても同様である。

さらに、シュミットトリガインバータのフィードバック端子Ｆは、第２の抵抗Ｒ２の一端に接続されている。

なお、静電保護回路２００のその他の構成・機能は、実施例１と同様である。

ここで、以上のような構成・機能を有する静電保護回路２００の動作特性について説明する。

図５は、電源端子のインピーダンスが高く、電源電圧の立ち上がり時間が長く、且つ、電源電圧のノイズが重畳している場合における、比較例と実施例２の特性の一例を示す図である。なお、図５（ａ）は、第１のパッドＰＡ１に供給される電源電圧ＶＤＤの波形を示す。また、図５（ｂ）は、比較例の保護用ＭＯＳトランジスタに流れる電流の波形を示す。図５（ｃ）は、実施例２の保護用ＭＯＳトランジスタに流れる電流の波形を示す。なお、比較例の静電保護回路の構成は、インバータチェーンが一般的な複数段のインバータのみで構成されているものとする。

図５（ａ）、（ｂ）に示すように、比較例の静電保護回路では、電源電圧の立ち上がりが緩やかでも保護用ＭＯＳトランジスタがオンして電源が発振し大電流が流れる。

一方、図５（ａ）、（ｃ）に示すように、実施例２に係る静電保護回路２００では、第１のインバータＩＮＶ１のシュミット特性により、電源電圧ＶＤＤにノイズが重畳しても立ち上がり時間が長ければ、保護用ＭＯＳトランジスタがオンしないことが分かる。もちろん、保護用ＭＯＳトランジスタは発振することもない。

つまり、実施例２に係る静電保護回路２００は、不慮のラッシュ電流、電源電圧のノイズに対して電源安定性をより向上することができる。

以上のような構成を有する実施例２に係る静電保護回路２００は、既述の実施例１に比べて、不慮のラッシュ電流、電源電圧のノイズに対してより電源安定性を高くすることができる。

すなわち、本実施例２に係る静電保護回路によれば、静電保護動作に対する電源の状態の影響をより低減することができる。

図６は、実施例３に係る静電保護回路３００の構成の一例を示す回路図である。なお、この図６において、図２、４と同じ符号は、実施例１、２と同様の構成を示す。また、この実施例３に係る静電保護回路３００は、実施例１の静電保護回路１００と同様に、図１に示す半導体装置１０００に適用される。

図６に示すように、静電保護回路３００は、電源端子Ｔ１と、接地端子Ｔ２と、第１の抵抗Ｒ１と、第１のキャパシタＣ１と、第２のキャパシタＣ２と、第２の抵抗Ｒ２と、第１、第２、第３のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を含む複数段のインバータから成るインバータチェーンと、保護用ＭＯＳトランジスタＭ０と、を備える。

ここで、本実施例では、図６に示すように、第１のインバータＩＮＶ１は、シュミットトリガインバータである。このシュミットトリガインバータは、実施例２と同様の構成である。

また、図６に示すように、第２のキャパシタＣ２は、第３のインバータＩＮＶ３の入力に一端が接続され、接地端子Ｔ２に他端が接続されている。特に、第２のキャパシタＣ２の一端は、第２の抵抗Ｒ２を介して、第２のインバータＩＮＶ２の出力に、接続されている。すなわち、第２の抵抗Ｒ２の一端は、第２のインバータＩＮＶ２の出力に接続され、第２の抵抗Ｒ２の他端は、第２のキャパシタＣ２の一端に接続されている
さらに、シュミットトリガインバータのフィードバック端子Ｆは、第２の抵抗Ｒ２の他端に接続されている。

なお、静電保護回路３００のその他の構成・機能は、実施例１、２と同様である。

ここで、既述の実施例３に係る静電保護回路２００では、高速なESDが印加されたときの高周波発振波形により保護用ＭＯＳトランジスタがオン／オフしながらESD電流を逃がすようになる。しかし、この静電保護回路２００では、初段の第１のインバータのシュミット特性で保護用ＭＯＳトランジスタが再度オンしにくく、ESD電流を流せない可能性がある。

一方、本実施例３に係る静電保護回路３００では、フィードバック端子Ｆが第２の抵抗Ｒ２の他端に接続されているため、シュミットトリガインバータに遅延時間を導入することができる。これにより、高速なESDが印加されたときの高周波発振波形により保護用ＭＯＳトランジスタがオフ状態になっても、再度オンしやすくなる。これにより、ESD耐性の低下を防止できる。

すなわち、本実施例３に係る静電保護回路によれば、静電保護動作に対する電源の状態の影響をより低減することができる。

本実施例４では、それぞれのインバータの出力にＲＣフィルタを接続した構成の一例について、説明する。

図７は、実施例４に係る静電保護回路４００の構成の一例を示す回路図である。なお、この図７において、図２と同じ符号は、実施例１と同様の構成を示す。また、この実施例４に係る静電保護回路４００は、実施例１の静電保護回路１００と同様に、図１に示す半導体装置１０００に適用される。

図７に示すように、静電保護回路４００は、電源端子Ｔ１と、接地端子Ｔ２と、第１の抵抗Ｒ１と、第１のキャパシタＣ１と、第２のキャパシタＣ２ａ１、Ｃ２ａ２、Ｃ２ｂ１、Ｃ２ｂ２、Ｃ２ｃ１、Ｃ２ｃ２と、第２の抵抗Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃと、第１、第２、第３のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を含む複数段のインバータから成るインバータチェーンと、保護用ＭＯＳトランジスタＭ０と、を備える。

図７に示すように、第２のキャパシタＣ２ａ１は、第２のインバータＩＮＶ２の入力に一端が接続され、接地端子Ｔ２に他端が接続されている。同様に、第２のキャパシタＣ２ａ２は、第２のインバータＩＮＶ２の入力に一端が接続され、電源端子Ｔ１に他端が接続されている。

特に、第２のキャパシタＣ２ａ１、Ｃ２ａ２の一端は、第２の抵抗Ｒ２ａを介して、第１のインバータＩＮＶ１の出力に、接続されている。

また、第２のキャパシタＣ２ｂ１は、第３のインバータＩＮＶ３の入力に一端が接続され、接地端子Ｔ２に他端が接続されている。同様に、第２のキャパシタＣ２ｂ２は、第３のインバータＩＮＶ３の入力に一端が接続され、電源端子Ｔ１に他端が接続されている。

特に、第２のキャパシタＣ２ｂ１、Ｃ２ｂ２の一端は、第２の抵抗Ｒ２ｂを介して、第２のインバータＩＮＶ２の出力に、接続されている。

また、第２のキャパシタＣ２ｃ１は、保護用ＭＯＳトランジスタＭ０のゲートに一端が接続され、接地端子Ｔ２に他端が接続されている。同様に、第２のキャパシタＣ２ｃ２は、保護用ＭＯＳトランジスタＭ０のゲートに一端が接続され、電源端子Ｔ１に他端が接続されている。

特に、第２のキャパシタＣ２ｃ１、Ｃ２ｃ２の一端は、第２の抵抗Ｒ２ｃを介して、第３のインバータＩＮＶ３の出力に、接続されている。

このように、RCフィルタはどこのインバータの出力に接続されていてもよく、第２のキャパシタは、接地端子Ｔ２以外に電源端子Ｔ１に接続されていてもよい。

なお、静電保護回路４００のその他の構成・機能は、実施例１と同様である。

以上のような構成を有する静電保護回路４００は、ノイズが抑えられるため、保護用ＭＯＳトランジスタの発振を防止できる。

すなわち、本実施例４に係る静電保護回路によれば、静電保護動作に対する電源の状態の影響を低減することができる。

本実施例５では、既述の実施例４の構成において、第１のインバータＩＮＶ１がシュミットトリガインバータである構成の一例について、説明する。

図８は、実施例５に係る静電保護回路５００の構成の一例を示す回路図である。なお、この図８において、図７と同じ符号は、実施例４と同様の構成を示す。また、この実施例５に係る静電保護回路５００は、実施例１の静電保護回路１００と同様に、図１に示す半導体装置１０００に適用される。

ここで、本実施例では、図８に示すように、第１のインバータＩＮＶ１は、シュミットトリガインバータである。

すなわち、第１のインバータＩＮＶ１がシュミット特性を有する。したがって、例えば、不慮のラッシュ電流や電源電圧のノイズにより接続点ＴＸの信号が発振しても、第１のインバータＩＮＶ１のシュミット特性により、第１のインバータＩＮＶ１が出力する第１の信号Ｓ１の発振を抑制することができる。
なお、静電保護回路５００のその他の構成・機能は、実施例４と同様である。

以上のような構成を有する静電保護回路５００は、ノイズが抑えられるため保護用ＭＯＳトランジスタの発振を防止でき、且つ、電源電圧の立ち上がり時の電源ノイズによって保護用ＭＯＳトランジスタがオンすることを抑えることができる。

すなわち、本実施例５に係る静電保護回路によれば、静電保護動作に対する電源の状態の影響をより低減することができる。

ここで、既述の実施例では、静電保護回路は、１段以上の奇数段のインバータ（例えば、第１ないし第３のインバータＩＮＶ１〜ＩＮＶ３を含む）から成るインバータチェーンを備え、第１の抵抗Ｒ１は、電源端子Ｔ１に一端が接続され、第１のインバータＩＮＶ１の入力に他端が接続され、第１のキャパシタＣ１は、接地端子Ｔ２に一端が接続され、第１のインバータＩＮＶ１の入力に他端が接続され、保護用ＭＯＳトランジスタＭ０は、インバータチェーンの最終段のインバータの出力がゲートに接続されたｎＭＯＳトランジスタである場合について説明した。

しかし、静電保護回路は、偶数段のインバータ（例えば、第１ないし第３のインバータＩＮＶ１〜ＩＮＶ３を含む）から成るインバータチェーンを備え、第１の抵抗Ｒ１は、電源端子Ｔ１に一端が接続され、第１のインバータＩＮＶ１の入力に他端が接続され、第１のキャパシタＣ１は、接地端子Ｔ２に一端が接続され、第１のインバータＩＮＶ１の入力に他端が接続され、保護用ＭＯＳトランジスタＭ０は、インバータチェーンの最終段のインバータの出力がゲートに接続されたｐＭＯＳトランジスタであってもよい。

また、静電保護回路は、偶数段のインバータ（例えば、第１ないし第３のインバータＩＮＶ１〜ＩＮＶ３を含む）から成るインバータチェーンを備え、第１の抵抗Ｒ１は、接地端子Ｔ２に一端が接続され、第１のインバータＩＮＶ１の入力に他端が接続され、第１のキャパシタＣ１は、電源端子Ｔ１に一端が接続され、第１のインバータＩＮＶ１の入力に他端が接続され、保護用ＭＯＳトランジスタＭ０は、インバータチェーンの最終段のインバータの出力がゲートに接続されたｎＭＯＳトランジスタであってもよい。

また、静電保護回路は、１段以上の奇数段のインバータ（例えば、第１ないし第３のインバータＩＮＶ１〜ＩＮＶ３を含む）から成るインバータチェーンを備え、第１の抵抗Ｒ１は、接地端子Ｔ２に一端が接続され、第１のインバータＩＮＶ１の入力に他端が接続され、第１のキャパシタＣ１は、電源端子Ｔ１に一端が接続され、第１のインバータＩＮＶ１の入力に他端が接続され、保護用ＭＯＳトランジスタＭ０は、インバータチェーンの最終段のインバータ（第３のインバータＩＮＶ３）の出力がゲートに接続されたｐＭＯＳトランジスタであってもよい。

また、実施例４、５において説明した第２のキャパシタの配置は、一例であり、第２のキャパシタのうち一部が配置されていてもよく、さらに第２の抵抗が省略されていてもよい。

更には、上述した実施例では第１乃至第３のインバータを用いて説明を行ったがこれに限定されることはない。すなわち、反転しないバッファ等に置き換えることやインバータと反転しないバッファを混在させることも可能である。仮に、実施例１について反転しないバッファのみで構成した場合（第１乃至第３のインバータを全て反転しないバッファとした場合）、図２に示す第１の抵抗Ｒ１と第１のキャパシタＣ１を置き換えた回路、又は図２に示す保護用ＭＯＳトランジスタＭ０をｐＭＯＳトランジスタに置き換えた回路とすることにより実施例の効果を得ることができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１００ 静電保護回路
１０００ 半導体装置
１００１ コントローラ
１００２ メモリ
Ｔ１ 電源端子
Ｔ２ 接地端子
Ｒ１ 第１の抵抗
Ｒ２ 第２の抵抗
Ｃ１ 第１のキャパシタ
Ｃ２ 第２のキャパシタ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ 第１、第２、第３のインバータ
Ｍ０ 保護用ＭＯＳトランジスタ

Claims (3)

1. 電源電圧が供給される電源端子と、
   接地に接続される接地端子と、
   前記電源端子に一端が接続された第１の抵抗と、
   前記接地端子に一端が接続され、前記第１の抵抗に他端が接続された第１のキャパシタと、
   前記第１の抵抗と前記第１のキャパシタとの接続点の信号が入力される第１のインバータと、
   前記第１のインバータを含む奇数段のインバータから成るインバータチェーンと、
   前記インバータチェーンの最終段のインバータの出力がゲートに接続され、前記電源端子とドレインが接続され、前記接地端子にソースが接続されたｎＭＯＳトランジスタと、
   前記インバータチェーンのインバータの出力とその次段のインバータの入力間、および／または、前記最終段のインバータの出力と前記ｎＭＯＳトランジスタのゲート間に接続された第２の抵抗と、
   前記次段のインバータの入力、および／または、前記ｎＭＯＳトランジスタのゲートに一端が接続され、前記電源端子および／または接地端子に他端が接続された第２のコンデンサと、を備えることを特徴とする静電保護回路。
2. 前記第１のインバータは、シュミット特性を有することを特徴とする請求項１に記載の静電保護回路。
3. データの書き込みおよび読み出しが可能であるメモリと、
   静電保護回路を有し、前記メモリの動作を制御するコントローラと、を備え、
   前記静電保護回路は、
   電源電圧が供給される電源端子と、
   接地に接続される接地端子と、
   前記電源端子に一端が接続された第１の抵抗と、
   前記接地端子に一端が接続され、前記第１の抵抗に他端が接続された第１のキャパシタと、
   前記第１の抵抗と前記第１のキャパシタとの接続点の信号が入力される第１のインバータと、
   前記第１のインバータを含む奇数段のインバータから成るインバータチェーンと、
   前記インバータチェーンの最終段のインバータの出力がゲートに接続され、前記電源端子とドレインが接続され、前記接地端子にソースが接続されたｎＭＯＳトランジスタと、
   前記インバータチェーンのインバータの出力とその次段のインバータの入力間、および／または、前記最終段のインバータの出力と前記ｎＭＯＳトランジスタのゲート間に接続された第２の抵抗と、
   前記次段のインバータの入力、および／または、前記ｎＭＯＳトランジスタのゲートに一端が接続され、前記電源端子および／または接地端子に他端が接続された第２のコンデンサと、を備える
   ことを特徴とする半導体装置。

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