JP5206571B2

JP5206571B2 - グランドオープン検出回路を有する集積回路装置

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Publication number: JP5206571B2
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Inventors: 孝之長澤
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Filing date: 2009-04-22
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Description

本発明は，集積回路装置のチップやパッケージのグランド端子のオープン状態を検出するグランドオープン検出回路に関する。

集積回路装置は，集積回路（ＬＳＩ）が形成されているチップと，チップを収納するパッケージとで構成され，チップの電源端子およびグランド端子や信号端子がパッケージの外部端子と接続されている。そして，集積回路装置は，回路基板などの電極とパッケージの外部端子とを半田などで接続して回路基板に実装される。したがって，チップ内の電源端子およびグランド端子が回路基板側の外部電源端子や外部グランド端子と電気的に接続されていることが求められる。アセンブリ不良によりチップの電源端子及びグランド端子とパッケージの外部端子とが接続不良を起こしている場合や，半田不良によりパッケージの外部端子と回路基板側の外部電源及び外部グランド端子とが接続不良を起こしている場合は，チップ内のグランド端子や電源端子の電位が適切でなくまた電源からの電流供給がなく，チップの内部回路は動作できない。

したがって，電気的接続不良を試験工程で検出することが提案されている。例えば，特許文献１〜４などである。

特開平１１−１４２４６２号公報特開２００２−１６２４４８号公報特開２００５−５７６７７号公報特開２００１−１５０６８８号公報

一般に，チップ内には，静電破壊防止のために，入力端子や出力端子と電源端子またはグラント端子との間にダイオードなどの一方向素子が設けられている。そのため，グランド端子が外部グランド端子との間でオープン状態になっても，チップ内のグランド端子とそれに接続されたグランド配線は，静電破壊防止用素子と入力端子とを経由して外部回路に接続され，内部回路が正常ではないものの何らかの動作をする場合がある。このようにチップ内のグランド端子はオープン状態ではあるが内部回路が何らかの動作をする中途半端な状態では，内部回路による正常な動作及び出力を期待することはできない。

そこで，本発明の目的は，上記のようなグランドがオープン状態であることを検出することができるグランドオープン検出回路を提供することにある。

半導体装置の第１の側面は，電源端子とグランド端子と入力端子とを有し内部回路が形成されたチップを有する集積回路装置において，
前記チップは，前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の一方向性素子と，ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第１のトランジスタと，ゲートに前記グランド端子に接続されソースとドレインが前記電源端子とグランド端子との間に接続された第２のトランジスタと，前記第１，第２のトランジスタのドレインと前記電源端子との間のノードの電位を比較し，前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータとを含むグランドオープン検出回路とを有する。

半導体装置の第２の側面は，電源端子とグランド端子と入力端子とを有し内部回路が形成されたチップを有する集積回路装置において，
前記チップは，
前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の第１の一方向性素子と，
前記入力端子と電源端子との間に設けられ前記入力端子から電源端子方向の第２の一方向性素子と，
前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態の場合に，前記入力端子とチップのグランド端子との電位差を検出してグランドオープン検出信号を出力するグランドオープン検出回路と，
前記チップの電源端子が外部の電源端子に接続されていないオープン状態の場合に，前記入力端子とチップの電源端子との電位差を検出して電源オープン検出信号を出力する電源オープン検出回路とを有し，
前記入力端子には，通常動作時に電源電位とグランド電位とが交互に繰り返されるクロック信号が供給される。

第１の側面によれば，グランド端子のオープン状態を検出できる。

第２の側面によれば，グランド端子と電源端子のオープン状態を検出できる。

第１の実施の形態における集積回路装置の構成図である。第１の実施の形態におけるグランドオープン検出回路の第１の例を示す回路図である。図２の動作を示す図である。第１の実施の形態におけるグランドオープン検出回路の第２の例を示す回路図である。第１の実施の形態におけるグランドオープン検出回路の第３の例を示す回路図である。第２の実施の形態における集積回路装置の構成図である。第２の実施の形態での電源オープン検出回路の回路図である。

図１は，第１の実施の形態における集積回路装置の構成図である。集積回路装置は，集積回路が形成されているチップＣＨＩＰと，チップＣＨＩＰを収容するパッケージＰＫＧとを有する。チップＣＨＩＰには，電源端子ＶＤＤと，グランド端子ＶＳＳと，入力端子ＩＮと，データの入出力端子ＤＡＴＡとが設けられている。電源端子ＶＤＤは電源配線１４に接続され，グランド端子ＶＳＳはグランド配線１６に接続されている。そして，内部回路１０は，入力端子ＩＮに入力される入力信号に基づいて，データ入出力端子ＤＡＴＡからデータを入力しまたは出力する。

チップＣＨＩＰ内の各端子ＶＤＤ，ＶＳＳ，ＩＮ，ＤＡＴＡは，それぞれパッケージＰＫＧの外部端子Ｐ−ＶＤＤ，Ｐ−ＶＳＳ，Ｐ−ＩＮ，Ｐ−ＤＡＴＡに接続されている。さらに，パッケージＰＫＧの外部端子Ｐ−ＶＤＤ，Ｐ−ＶＳＳ，Ｐ−ＩＮ，Ｐ−ＤＡＴＡは，外部の回路基板２０の端子Ｂ−ＶＤＤ，ＧＮＤ，Ｂ−ＩＮ，Ｂ−ＤＡＴＡにそれぞれ接続される。

さらにチップＣＨＩＰ内には，入力端子ＩＮと電源端子ＶＤＤとの間に入力端子から電源端子の方向にのみ電流を流す一方向性素子，例えばダイオード，からなる静電破壊保護素子ＥＳＤ１と，入力端子ＩＮとグランド端子ＶＳＳとの間にグランド端子から入力端子の方向にのみ電流を流す一方向性素子，例えばダイオード，からなる静電破壊保護素子ＥＳＤ２とが設けられる。図示はしていないが，データ入出力端子ＤＡＴＡと電源端子ＶＤＤまたはグランド端子ＶＳＳとの間にも静電破壊保護素子ＥＳＤ１，ＥＳＤ２が設けられる。

そして，本実施の形態では，チップＣＨＩＰ内に，グランド端子ＶＳＳが外部のグランド端子ＧＮＤと電気的に接続していないオープン状態を検出するグランドオープン検出回路１２が設けられる。グランドオープン検出回路１２は，電源配線１４とグランド配線１６との間に設けられ，何らかの原因でグランド端子ＶＳＳがオープン状態になったときに，入力端子ＩＮの電位とグランド端子ＶＳＳの電位とが異なる電位になることを検出する。

静電破壊保護素子ＥＳＤ１，ＥＳＤ２は，入力端子ＩＮに高い正電位の静電気が入力された場合は，静電破壊保護素子ＥＳＤ１が導通して入力端子ＩＮから電源端子ＶＤＤの方向に静電気の電荷を逃がし，一方，入力端子ＩＮに低いマイナス電位の静電気が入力された場合は，静電破壊保護素子ＳＥＤ２が導通してグランド端子ＶＳＳから入力端子ＩＮの方向に静電気の電荷を逃がす。

この静電破壊保護素子ＥＳＤ２の存在により，グランド端子ＶＳＳがオープン状態になると，静電破壊保護素子ＥＳＤ２が導通し，グランド配線１６の電位が外部のグランド電位より高くなる。グランドオープン検出回路１２は，このグランドオープン状態において，グランド端子ＶＳＳ及びそれに接続されたグランド配線１６の電位が外部のグランド電位より高くなることを検出する。

入力端子ＩＮには，通常動作状態でグランド電位の信号が供給される。つまり，入力端子ＩＮにグランド電位の信号が供給されているときに，グランドオープン検出回路１２は，グランドオープン状態を検出する。したがって，入力端子ＩＮは，例えば，通常動作時にＬレベル，つまりグランド電位になる制御信号や，ＬレベルとＨレベル（グランド電位と電源電圧電位）とを繰り返すクロック信号などが入力されることが望ましい。

さらに，グランドオープン検出回路１２は，グランドオープン状態を検出するとその検出信号１３を内部回路１０に出力し，内部回路１０の動作を停止させる。動作停止の具体例としては，内部回路１０のデータ入出力端子ＤＡＴＡから出力されるデータ出力をＨまたはＬの何れかのレベルに固定する。若しくは，ハイインピーダンス状態にする。これにより，グランドオープン状態で誤ったデータ出力が外部装置に出力されて誤動作の原因になることを回避することができる。

チップ内のグランド端子ＶＳＳが外部のグランド端子ＧＮＤと電気的に接続されないグランドオープン状態は，例えば，回路基板２０のグランド端子ＧＮＤとパッケージＰＫＧのグランド端子Ｐ−ＶＳＳとの間の半田接続に不良が発生した場合や，パッケージＰＫＧのグランド端子Ｐ−ＶＳＳとチップのグランド端子ＶＳＳとの間の接続に不良が発生した場合などが考えられる。

図２は，グランドオープン検出回路の第１の例を示す回路図である。図１で説明したとおり，電源配線１４は電源端子ＶＤＤに接続され，グランド配線１６はグランド端子ＶＳＳに接続されている。以下，回路の説明においては，簡単のために電源端子，電源配線を単に電源ＶＤＤと，グランド端子，グランド配線を単にグランドＶＳＳと称する。

入力端子ＩＮには，電源ＶＤＤとの間に，静電破壊保護素子ＥＳＤ１として，ゲートとドレインとが短絡されてダイオード接続されたＰチャネルトランジスタＭｅｓｄ１が設けられ，グランドＶＳＳとの間に，静電破壊保護素子ＥＳＤ２として，ゲートとドレインとが短絡されてダイオード接続されたＮチャネルトランジスタＭｅｓｄ２が設けられている。通常動作状態では，入力端子ＩＮには，電源ＶＤＤとグランドＶＳＳの間の電位の信号が供給されるので，いずれのトランジスタＭｅｓｄ１，Ｍｅｓｄ２も導通することはなく，通常動作に影響を与えることはない。

一方，前述したとおり，入力端子ＩＮに高い正電位の静電気が印加された場合は，トランジスタＭｅｓｄ１のソース・ゲート間がトランジスタの閾値を越えて導通し，静電気の電荷が入力端子ＩＮから電源端子ＶＤＤ側に流れて，入力端子ＩＮが接続されている内部回路の回路素子の破壊を防止する。逆に，入力端子ＩＮに低いマイナス電位の静電気が印加された場合は，トランジスタＭｅｓｄ２のソース・ゲート間がトランジスタの閾値を越えて導通し，静電気の電荷がグランド端子ＶＳＳから入力端子ＩＮ側に流れて，入力端子ＩＮが接続されている内部回路の回路素子の破壊を防止する。

グランドオープン検出回路１２は，ゲートに入力端子ＩＮが接続されソースとドレインが電源端子ＶＤＤとグランド端子ＶＳＳとの間に接続された第１のトランジスタＭ１と，ゲートにグランド端子ＶＳＳが接続されソースとドレインが電源端子ＶＤＤとグランド端子ＶＳＳとの間に接続された第２のトランジスタＭ２と，第１，第２のトランジスタＭ１，Ｍ２のドレインと電源端子ＶＤＤとの間のノードｎ０１，ｎ０２の電位を比較し，グランドオープン状態であることを示すグランドオープン検出信号ＶＳＳＤＥＴを出力するコンパレータＣｏｍｐ１とを有する。

第１，第２のトランジスタＭ１，Ｍ２は，共にＰチャネルトランジスタであり，それらのソースと電源ＶＤＤとの間には，ゲートにバイアス電圧Ｖｂｉａｓが与えられているＰチャネルトランジスタＭ３，Ｍ４からなる電流源回路がそれぞれ設けられている。

ノードｎ０１の電位はトランジスタＭ１，Ｍ３のオン抵抗比により決まり，同様に，ノードｎ０２の電位はトランジスタＭ２，Ｍ４のオン抵抗比により決まる。

この例では，トランジスタＭ３，Ｍ４のトランジスタサイズは等しく設計され，ゲートバイアス電圧Ｖｂｉａｓが同じであるので，トランジスタＭ３，Ｍ４のオン抵抗Ｒ_M3，Ｒ_M4はほぼ等しい。一方，トランジスタＭ１，Ｍ２のトランジスタサイズは，ゲート電圧が同じ場合にトランジスタＭ１のオン抵抗Ｒ_M1がトランジスタＭ２のオン抵抗Ｒ_M2より大きく（Ｒ_M1＞Ｒ_M2）なるように設計されている。具体的には，例えば，トランジスタＭ１のゲート長がトランジスタＭ２のゲート長より長い。

そこで，チップのグランド端子ＶＳＳが外部のグランド端子ＧＮＤと正しく接続されている時は，ノードｎ０１の電圧Ｖ_n01はノードｎ０２の電圧Ｖ_n02より高くなる。すなわち，
Ｖ_n01＝Ｒ_M1＊ＶＤＤ／（Ｒ_M1＋Ｒ_M3）
Ｖ_n02＝Ｒ_M2＊ＶＤＤ／（Ｒ_M2＋Ｒ_M4）
で，Ｒ_M1＞Ｒ_M2，Ｒ_M3＝Ｒ_M4であるので，Ｖ_n01＞Ｖ_n02となる。その結果，コンパレータＣｏｍｐ１は，出力ＶＳＳＤＥＴをＨレベルにする。これは，チップのグランド端子ＶＳＳが外部のグランド端子ＧＮＤに接続された状態を検出している。

次に，チップのグランド端子ＶＳＳが外部のグランド端子ＧＮＤに接続されていないオープンの状態について説明する。トランジスタＭ１のゲートには入力端子ＩＮが接続され，通常動作状態において入力端子ＩＮにはグランド電位の信号が入力されるので，トランジスタＭ１は導通状態にある。それにより，電源ＶＤＤ，トランジスタＭ３，トランジスタＭ１の電流パスが形成される。そのため，チップのグランド端子ＶＳＳがオープンになると，前記電流パスによりトランジスタＭｅｓｄ２のが導通し，グランド端子およびその配線ＶＳＳは，入力端子ＩＮのグランド電位よりトランジスタＭｅｓｄ２の閾値電圧だけ高くなる。つまり，ＶＳＳ＝Ｖｔｈ（Ｍｅｓｄ２）となる。

上記のように，トランジスタＭ１のゲートには入力端子ＩＮのグランド電位，トランジスタＭ２のゲートにはＶＳＳ＝Ｖｔｈ（Ｍｅｓｄ２）が印加される。そこで，その場合のトランジスタＭ１，Ｍ２のオン抵抗Ｒ_M1，Ｒ_M2が，Ｒ_M1＜Ｒ_M2になるようにトランジスタＭ１，Ｍ２を設計しておく。つまり，チップのグランド端子ＶＳＳが外部のグランド端子ＧＮＤに接続されている時のオン抵抗と逆の関係になるように設計しておく。チップ内のグランド端子及び配線ＶＳＳの電位がＶｔｈ（Ｍｅｓｄ２）であるので，ノードｎ０１，ｎ０２の電位は次の通りとなる。
Ｖ_n01＝Ｒ_M1＊（ＶＤＤ−Ｖｔｈ）／（Ｒ_M1＋Ｒ_M3）
Ｖ_n02＝Ｒ_M2＊（ＶＤＤ−Ｖｔｈ）／（Ｒ_M2＋Ｒ_M4）
で，Ｒ_M1＜Ｒ_M2，Ｒ_M3＝Ｒ_M4であるので，Ｖ_n01＜Ｖ_n02となる。その結果，コンパレータＣｏｍｐ１は，反転して，出力ＶＳＳＤＥＴをＬレベルにする。これは，チップのグランド端子ＶＳＳが外部のグランド端子ＧＮＤに接続されていないオープン状態を検出している。

以上のように，チップ内のグランド端子ＶＳＳが外部のグランド端子ＧＮＤに接続されている場合にチップ内のグランド端子ＶＳＳの電位がグランド電位になることと，オープンになっている場合にチップ内のグランド端子ＶＳＳの電位がＶｔｈ（Ｍｅｓｄ２）になることとを，一対のトランジスタＭ１，Ｍ２が区別して検出してノードｎ０１，ｎ０２の関係を逆にするように，トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のオン抵抗を設計しておく。それにより，コンパレータＣｏｍｐ１はそれらを区別して検出することができる。

図３は，図２のグランドオープン検出回路の動作を示す波形図である。チップ内のグランド端子ＶＳＳが外部のグランド端子ＧＮＤに接続されている場合は，チップ内グランド端子ＶＳＳはグランド電位（０Ｖ）になり，Ｖ_n01＞Ｖ_n02となり，検出信号ＶＳＳＤＥＴはＨレベルになる。一方で，チップ内のグランド端子ＶＳＳが外部のグランド端子ＧＮＤに接続されずオープン状態の場合は，チップ内グランド端子ＶＳＳはＶｔｈ（Ｍｅｓｄ２）になり，Ｖ_n01＜Ｖ_n02となり，検出信号ＶＳＳＤＥＴはＬレベルになる。このＬレベルは，チップ内のグランド電位ＶＳＳと同じである。

図２に戻り，入力端子ＩＮに供給される信号は，通常動作時にグランド電位になる信号であることが望ましい。または，入力端子ＩＮに供給される信号は，クロックＣＬＫであってもよい。クロックＣＬＫは，通常，Ｈレベルの電源電位とＬレベルのグランド電位とが交互に繰り返される信号である。したがって，クロックＣＬＫがＬレベルの時のコンパレータＣｏｍｐ１の出力が，グランド端子ＶＳＳがグランド電位かオープン状態かの検出結果を示すことになる。

上記のように，入力端子ＩＮにクロックＣＬＫが印加される場合については，コンパレータＣｏｍｐ１の検出出力ＶＳＳＤＥＴをラッチするラッチ回路１８を設け，そのラッチ回路１８がクロックＣＬＫがＬレベルのタイミングの時にラッチ動作をすることが望ましい。それにより入力端子ＩＮがグランド電位の時のノードｎ０１，ｎ０２の比較結果をラッチすることができる。そして，さらにラッチ回路１８の反転出力／Ｑを所定回数カウントし所定回数に達した時に生成される検出信号１３を出力するカウンタ２０を設けることで，オープン状態を検知する信頼性の高い信号１３を得ることができる。

図２の第１の例において，トランジスタＭ３，Ｍ４は，抵抗値が等しい抵抗に置き換えることもできる。

図４は，グランドオープン検出回路の第２の例を示す回路図である。第２の例で図２の第１の例と異なるところは，電源ＶＤＤ側に抵抗値が等しい抵抗Ｒ１，Ｒ２を設け，さらに，抵抗Ｒ１とトランジスタＭ１との間に抵抗Ｒ３を，抵抗Ｒ２とトランジスタＭ２との間に抵抗Ｒ４をそれぞれ設け，抵抗Ｒ３，Ｒ４はその抵抗値がＲ３＞Ｒ４の関係になるように設計される。さらに，トランジスタＭ１，Ｍ２のトランジスタサイズ，つまりゲート長は等しく設計される。したがって，トランジスタＭ１，Ｍ２のゲートが同じグランド電位（０Ｖ）の場合は，それらのオン抵抗は等しくなる。そして，抵抗Ｒ１，Ｒ３の接続ノードｎ０１と抵抗Ｒ２，Ｒ４の接続ノードｎ０２とがコンパレータＣｏｍｐ１により比較される。

つまり，図４の第２の例では，図２のトランジスタＭ１の代わりに，抵抗Ｒ３とトランジスタＭ１が，図２のトランジスタＭ２の代わりに抵抗Ｒ４とトランジスタＭ２が，それぞれ設けられている。それ以外の構成は，図２と同じである。

図４の第２の例において，チップ内部のグランド端子ＶＳＳが外部のグランド端子ＧＮＤに正しく接続されている場合は，Ｒ１＝Ｒ２，Ｒ３＞Ｒ４，Ｒ_M1＝Ｒ_M2になるので，Ｒ３＋Ｒ_M1＞Ｒ４＋Ｒ_M2になり，ノードｎ０１，ｎ０２の電位は，Ｖ_n01＞Ｖ_n02となる。よって，コンパレータＣｏｍｐ１による検出信号ＶＳＳＤＥＴはＨレベルになる。図３に示されるとおりである。

一方，チップ内部のグランド端子ＶＳＳが外部のグランド端子ＧＮＤに正しく接続されていないオープン状態の場合は，チップ内のグランド端子ＶＳＳがトランジスタＭｅｓｄ２の閾値電圧Ｖｔｈだけ浮き上がるので，トランジスタＭ１，Ｍ２のオン抵抗の関係は，Ｒ_M1＜Ｒ_M2になる。この場合，トランジスタＭ１，Ｍ２と抵抗Ｒ３，Ｒ４の関係がＲ３＋Ｒ_M1＜Ｒ４＋Ｒ_M2になるように，トランジスタＭ１，Ｍ２と抵抗Ｒ３，Ｒ４を設計しておく。その結果，ノードｎ０１，ｎ０２の電位は，Ｖ_n01＜Ｖ_n02となる。よって，コンパレータＣｏｍｐ１による検出信号ＶＳＳＤＥＴはＬレベルになる。図３に示されるとおりである。

図４の第２の例においても，入力端子ＩＮに供給される信号は，通常動作時にグランド電位（Ｌレベル）になる信号か，またはクロックＣＬＫかのいずれかである。クロックＣＬＫが供給される場合は，図２と同様に，コンパレータＣｏｍｐ１の検出信号ＶＳＳＤＥＴをクロックＣＬＫのＬレベルのタイミングでラッチするラッチ回路１８と，それをカウントするカウンタ２０とを設けることが望ましい。動作は，図２で説明したとおりである。

図４の第２の例では，トランジスタＭ１，Ｍ２のトランジスタサイズを等しくすることができるので，第１の例よりも設計が容易になる。

図５は，グランドオープン検出回路の第３の例を示す回路図である。この例では，電源端子ＶＤＤに抵抗Ｒ１１，Ｒ１２が接続され，抵抗Ｒ１１の一方の端子にトランジスタＭ１が接続され，抵抗Ｒ１２の一方の端子にトランジスタＭ２が接続されている。そして，抵抗Ｒ１１，Ｒ１２の抵抗値の関係は，Ｒ１１＜Ｒ１２になるように設計されている。また，トランジスタＭ１，Ｍ２のトランジスタサイズ，つまりゲート長は等しく設計される。したがって，トランジスタＭ１，Ｍ２のゲートが同じグランド電位（０Ｖ）の場合は，それらのオン抵抗は等しくなる。そして，抵抗Ｒ１１とトランジスタＭ１の接続ノードｎ０１と，抵抗Ｒ１２とトランジスタＭ２の接続ノードｎ０２とがコンパレータＣｏｍｐ１により比較される。それ以外の構成は，第１の例と同じである。

図５の第３の例において，チップ内部のグランド端子ＶＳＳが外部のグランド端子ＧＮＤに正しく接続されている場合は，Ｒ１１＜Ｒ１２，Ｒ_M1＝Ｒ_M2になるので，ノードｎ０１，ｎ０２の電位は，Ｖ_n01＞Ｖ_n02となる。よって，コンパレータＣｏｍｐ１による検出信号ＶＳＳＤＥＴはＨレベルになる。図３に示されるとおりである。

一方，チップ内部のグランド端子ＶＳＳが外部のグランド端子ＧＮＤに正しく接続されていないオープン状態の場合は，チップ内のグランド端子ＶＳＳがトランジスタＭｅｓｄ２の閾値電圧Ｖｔｈだけ浮き上がるので，トランジスタＭ１，Ｍ２のオン抵抗の関係は，Ｒ_M1＜Ｒ_M2になる。この場合，トランジスタＭ１，Ｍ２と抵抗Ｒ１１，Ｒ１２の関係を，
Ｖ_n01＝Ｒ_M1＊（ＶＤＤ−Ｖｔｈ）／（Ｒ_M1＋Ｒ１１）
Ｖ_n02＝Ｒ_M2＊（ＶＤＤ−Ｖｔｈ）／（Ｒ_M2＋Ｒ１２）
Ｖ_n01＜Ｖ_n02となるように設計しておく。つまり，Ｒ_M1＜Ｒ_M2の関係が，Ｒ１１＜Ｒ１２であってもＶ_n01＜Ｖ_n02となるように設計しておく。

その結果，ノードｎ０１，ｎ０２の電位は，Ｖ_n01＜Ｖ_n02となり，コンパレータＣｏｍｐ１による検出信号ＶＳＳＤＥＴはＬレベルになる。図３に示されるとおりである。

図５の第３の例においても，入力端子ＩＮに供給される信号は，通常動作時にグランド電位（Ｌレベル）になる信号か，またはクロックＣＬＫかのいずれかである。クロックＣＬＫが供給される場合は，図２と同様に，コンパレータＣｏｍｐ１の検出信号ＶＳＳＤＥＴをクロックＣＬＫのＬレベルのタイミングでラッチするラッチ回路１８と，それをカウントするカウンタ２０とを設けることが望ましい。動作は，図２で説明したとおりである。

図５の第３の例でも，トランジスタＭ１，Ｍ２のトランジスタサイズを等しくすることができるので，第１の例よりも設計が容易になる。

図６は，第２の実施の形態における集積回路装置の構成図である。この集積回路装置は，図１の第１の実施の形態と同様に，集積回路が形成されているチップＣＨＩＰと，チップＣＨＩＰを収容するパッケージＰＫＧとを有する。チップＣＨＩＰには，電源端子ＶＤＤと，グランド端子ＶＳＳと，入力端子ＩＮと，データの入出力端子ＤＡＴＡとが設けられている。電源端子ＶＤＤは電源配線１４に接続され，グランド端子ＶＳＳはグランド配線１６に接続されている。そして，内部回路１０は，入力端子ＩＮに入力される入力信号に基づいて，データ入出力端子ＤＡＴＡからデータを入力しまたは出力する。

そして，図６の集積回路装置では，図１のグランドオープン検出回路１２に加えて，電源オープン検出回路２２を有する。そして，電源オープン検出回路２２は，チップ内の電源ＶＤＤが外部の電源端子Ｂ−ＶＤＤと接続されていないオープン状態を検出し，検出信号２３を内部回路１０に出力し，内部回路１０の動作を停止させる。グランドオープン検出回路１２の構成は，第１の実施の形態で示した第１〜第３の例と同じである。

図７は，第２の実施の形態での電源オープン検出回路２２の回路図である。電源オープン検出回路２２は，チップ内の電源ＶＤＤとグランド端子ＶＳＳとの間に設けられた抵抗Ｒ３１，Ｒ３２と，入力端子ＩＮとグランド端子ＶＳＳとの間に設けられた抵抗Ｒ３３，Ｒ３４と，それら抵抗の接続ノードｎ０３，ｎ０４を比較するコンパレータＣｏｍｐ２とを有する。入力端子ＩＮには，通常動作時に電源ＶＤＤの電位のＨレベルが印加される。または，入力端子ＩＮには，通常動作時に電源ＶＤＤの電位とグランド端子ＶＳＳのグランド電位とを交互に繰り返すクロックＣＬＫが供給される。そして，電源オープン検出回路２２は，入力端子ＩＮに電源ＶＤＤの電位が供給されるときに動作する。

チップ内の電源端子ＶＤＤは，外部の電源Ｂ−ＶＤＤと正しく接続されていれば，電源ＶＤＤの電位になり，通常動作時において入力端子ＩＮはＶＤＤとＶＳＳの間の電位しかとりえないので，静電破壊保護トランジスタＭｅｓｄ１はオンしない。一方，チップ内の電源端子ＶＤＤが外部の電源Ｂ−ＶＤＤと正しく接続されないオープン状態になると，グランド端子ＶＳＳ，抵抗Ｒ３２，Ｒ３１，電源配線ＶＤＤを介して電流パスが形成され，入力端子ＩＮに電源電位が印加されるので，静電破壊保護トランジスタＭｅｓｄ１がオンする。その結果，チップ内電源端子ＶＤＤは外部の電源電位Ｐ−ＶＤＤよりトランジスタＭｅｓｄ１の閾値電圧Ｖｔｈ（Ｍｅｓｄ１）だけ低下する。このチップ内電源端子ＶＤＤの接続状態ではチップ内電源端子ＶＤＤが電源電位にあり，オープン状態ではＶＤＤ−Ｖｔｈ（Ｍｅｓｄ１）に低下することを，コンパレータＣｏｍｐ２が検出する。

たとえば，抵抗Ｒ３４，Ｒ３２はＲ３４＝Ｒ３２に，抵抗Ｒ３１，Ｒ３３はＲ３１＜Ｒ３３に設計されているとする。チップ内電源端子ＶＤＤの接続状態では，入力端子ＩＮに電源電位が印加された場合，ＶＤＤ＝ＩＮになり，ノードｎ０３，ｎ０４の電圧は，Ｖ_n03＞Ｖ_n04になる。このとき，コンパレータの出力ＶＤＤＤＥＴはＨレベルになる。

そして，チップ内電源端子ＶＤＤがオープン状態になると，チップ内電源端子ＶＤＤの電位はＶＤＤ−Ｖｔｈ（Ｍｅｓｄ１）に低下する。その結果，ノードｎ０３，ｎ０４の電圧がＶ_n03＜Ｖ_n04になるように抵抗Ｒ３１，Ｒ３２，Ｒ３３，Ｒ３４を設計しておく。このとき，コンパレータの出力ＶＤＤＤＥＴはＬレベルになる。

入力端子ＩＮにクロックＣＬＫが入力される場合は，ＣＬＫ＝Ｈの時のコンパレータの出力ＶＤＤＤＥＴがフリップフロップ２４にラッチされる。そして，電源端子ＶＤＤのオープン状態を示すＶＤＤＤＥＳＴ＝Ｌがラッチされた回数をカウンタ２６がカウントし，所定回数カウントしたときにオープン検出信号２３を出力する。

このようにすることで，グランドオープン検出回路１２を並列して動作させることができる。第１の実施の形態で説明したとおり，グランドオープン検出回路１２は，入力端子ＩＮのクロックＣＬＫがＬレベルの時のコンパレータ出力をラッチし，所定回数オープン状態が検出されるとオープン検出信号１３が出力される。

第２の実施の形態のＶＤＤオープン検出回路２２と，第１の実施の形態のグランドオープン検出回路１２の両方を設けた場合でも，１つの入力端子ＩＮにＶＤＤとグランドを交互に遷移するクロックＣＬＫなどが入力されれば，ＣＬＫ＝Ｌのときにグランドオープンをチェックし，ＣＬＫ＝ＨのときにＶＤＤオープンをチェックすることができる。そして，いずれのオープン検出信号１３，２３が出力された場合も，内部回路の動作を停止させることで，誤った動作結果を出力することが回避できる。内部回路の動作の停止は，例えば，出力データ端子ＤＡＴＡをハイインピーダンス状態にしたり，Ｌレベル固定やＨレベル固定にすることなどが考えられる。使用用途に応じて最適な停止制御が選択される。

上記の通り，図６，７に示された集積回路装置は，電源端子ＶＤＤとグランド端子ＶＳＳと入力端子ＩＮとを有し内部回路１０が形成されたチップＣＨＩＰと，チップを収容しチップのグランド端子と入力端子にそれぞれ接続される外部端子Ｐ−ＶＤＤ，Ｐ−ＶＳＳ，Ｐ−ＩＮとを有するパッケージＰＫＧとを有する。そして，チップは，入力端子とグランド端子との間に設けられグランド端子から入力端子方向の第１の一方向性素子ＥＤＳ２と，入力端子と電源端子との間に設けられ入力端子からグランド端子方向の第２の一方向性素子ＥＳＤ１と，チップのグランド端子が外部のグランド端子に接続されていないオープン状態の場合に，入力端子とチップのグランド端子との電位差を検出してグランドオープン検出信号を出力するグランドオープン検出回路１２と，チップの電源端子が外部の電源端子に接続されていないオープン状態の場合に，入力端子とチップの電源端子との電位差を検出して電源オープン検出信号を出力する電源オープン検出回路２３とを有する。そして，入力端子ＩＮには，通常動作時に電源電位とグランド電位とが交互に繰り返されるクロック信号ＣＬＫが供給される。

このように，外部端子が電源端子Ｐ−ＶＤＤ，グランド端子Ｐ−ＶＳＳ，データ入出力端子Ｐ−ＤＡＴＡ，クロック端子ＩＮしかないような端子数が制約された集積回路装置であっても，クロック端子ＩＮとそれに接続される静電破壊保護用の一方向性素子ＥＤＳ１，ＥＤＳ２とにより，チップ内の電源端子ＶＤＤがその接続がオープンの時に電位が低下することや，チップ内のグランド端子ＶＳＳがその接続がオープンの時に電位が上昇することを，それぞれ検出する検出回路２２，１２を設けることができる。

以上の通り，本実施の形態によれば，チップ内のグランド端子ＶＳＳがオープン状態になっていることを検出することができる。さらに，チップ内の電源端子ＶＤＤがオープン状態になっていることも検出することができる。そして，外部端子の数が制約された集積回路装置でも，グランド端子のオープン状態と電源端子のオープン状態とを時分割で検出することができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
電源端子とグランド端子と入力端子とを有し内部回路が形成されたチップを有する集積回路装置において，
前記チップは，
前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の一方向性素子と，
ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第１のトランジスタと，ゲートに前記グランド端子に接続されソースとドレインが前記電源端子とグランド端子との間に接続された第２のトランジスタと，前記第１，第２のトランジスタのドレインと前記電源端子との間のノードの電位を比較し，前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータとを含むグランドオープン検出回路とを有する集積回路装置。

（付記２）
付記１において，
前記第１のトランジスタ及び第２のトランジスタのゲートに同電位が供給された場合の第１のトランジスタの抵抗と前記第２のトランジスタの抵抗との第１の関係が，前記第２のトランジスタのゲートの電位が前記第１のトランジスタのゲートの電位より高い場合の前記第１のトランジスタの抵抗と前記第２のトランジスタの抵抗との第２の関係とは異なる集積回路装置。

（付記３）
付記２において，
前記第１のトランジスタと第２のトランジスタのゲートに同電位が供給された場合は第１のトランジスタの抵抗が前記第２のトランジスタの抵抗より大きく，前記第２のトランジスタのゲートの電位が前記第１のトランジスタのゲートの電位より高い場合は前記第１のトランジスタの抵抗が前記第２のトランジスタの抵抗より小さい集積回路装置。

（付記４）
付記３において，
前記第１，第２のトランジスタはＰチャネル型トランジスタであり，
前記第１，第２のトランジスタのソースと前記電源端子との間には，それぞれ，電流源回路を有する集積回路装置。

（付記５）
付記２において，
前記第１のトランジスタと第２のトランジスタのゲートに同電位が供給された場合は第１のトランジスタの抵抗と前記第２のトランジスタの抵抗とが等しく，前記第２のトランジスタのゲートの電位が前記第１のトランジスタのゲートの電位より高い場合は前記第１のトランジスタの抵抗が前記第２のトランジスタの抵抗より小さい集積回路装置。

（付記６）
付記５において，
前記第１，第２のトランジスタはＰチャネル型トランジスタであり，
前記電源端子と前記第１のトランジスタのソースとの間に第１，第３の抵抗を有し，前記電源端子と前記第２のトランジスタのソースとの間に第２，第４の抵抗を有し，前記第３の抵抗が第４の抵抗より大きく，
前記コンパレータは，前記第１，第３の抵抗の接続ノードと前記第２，第４の抵抗の接続ノードとを比較する集積回路装置。

（付記７）
付記５において，
前記第１，第２のトランジスタはＰチャネル型トランジスタであり，
前記電源端子と前記第１のトランジスタのソースとの間に第５の抵抗を有し，前記電源端子と前記第２のトランジスタのソースとの間に第６の抵抗を有し，前記第５の抵抗が第６の抵抗より小さく，
前記コンパレータは，前記第１，第２のトランジスタのソースのノード間を比較する集積回路装置。

（付記８）
付記１または２において，
前記入力端子には，通常動作時にグランド電位が供給される集積回路装置。

（付記９）
付記１または２において，
前記入力端子には，通常動作時に電源電位とグランド電位とが交互に繰り返されるクロック信号が供給される集積回路装置。

（付記１０）
電源端子とグランド端子と入力端子とを有し内部回路が形成されたチップを有する集積回路装置において，
前記チップは，
前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の第１の一方向性素子と，
前記入力端子と電源端子との間に設けられ前記入力端子から電源端子方向の第２の一方向性素子と，
前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態の場合に，前記入力端子とチップのグランド端子との電位差を検出してグランドオープン検出信号を出力するグランドオープン検出回路と，
前記チップの電源端子が外部の電源端子に接続されていないオープン状態の場合に，前記入力端子とチップの電源端子との電位差を検出して電源オープン検出信号を出力する電源オープン検出回路とを有し，
前記入力端子には，通常動作時に電源電位とグランド電位とが交互に繰り返されるクロック信号が供給される集積回路装置。

（付記１１）
付記１０において，
前記グランドオープン検出回路は，ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第１のトランジスタと，ゲートに前記グランド端子に接続されソースとドレインが前記電源端子とグランド端子との間に接続された第２のトランジスタと，前記第１，第２のトランジスタのドレインと前記電源端子との間のノードの電位を比較し，前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータとを含むことを特徴とする集積回路装置。

（付記１２）
付記１１において，
前記第１のトランジスタ及び第２のトランジスタのゲートに同電位が供給された場合の第１のトランジスタの抵抗と前記第２のトランジスタの抵抗との第１の関係が，前記第２のトランジスタのゲートの電位が前記第１のトランジスタのゲートの電位より高い場合の前記第１のトランジスタの抵抗と前記第２のトランジスタの抵抗との第２の関係と異なる集積回路装置。

ＣＨＩＰ：チップＰＫＧ：パッケージ
ＶＤＤ：チップ内電源端子ＶＳＳ：チップ内グランド端子
ＩＮ：入力端子ＤＡＴＡ：データ入出力端子
ＥＳＤ１，ＥＳＤ２：静電破壊保護素子
１２：グランドオープン検出回路
１３：グランドオープン検出信号
Ｍ１，Ｍ２：第１，第２のトランジスタ
Ｃｏｍｐ１：コンパレータ

Claims

電源端子とグランド端子と入力端子とを有し内部回路が形成されたチップを有する集積回路装置において，
前記チップは，
前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の一方向性素子と，
ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第１のトランジスタと，ゲートが前記グランド端子に接続されソースとドレインが前記電源端子とグランド端子との間に接続された第２のトランジスタと，前記第１，第２のトランジスタのドレインと前記電源端子との間のノードの電位を比較し，前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータとを含むグランドオープン検出回路とを有する集積回路装置。
請求項１において，
前記第１のトランジスタ及び第２のトランジスタのゲートに同電位が供給された場合の第１のトランジスタの抵抗と前記第２のトランジスタの抵抗との第１の関係が，前記第２のトランジスタのゲートの電位が前記第１のトランジスタのゲートの電位より高い場合の前記第１のトランジスタの抵抗と前記第２のトランジスタの抵抗との第２の関係とは異なる集積回路装置。
請求項２において，
前記第１のトランジスタと第２のトランジスタのゲートに同電位が供給された場合は第１のトランジスタの抵抗が前記第２のトランジスタの抵抗より大きく，前記第２のトランジスタのゲートの電位が前記第１のトランジスタのゲートの電位より高い場合は前記第１のトランジスタの抵抗が前記第２のトランジスタの抵抗より小さい集積回路装置。
請求項３において，
前記第１，第２のトランジスタはＰチャネル型トランジスタであり，
前記第１，第２のトランジスタのソースと前記電源端子との間には，それぞれ，電流源回路を有する集積回路装置。
請求項２において，
前記第１のトランジスタと第２のトランジスタのゲートに同電位が供給された場合は第１のトランジスタの抵抗と前記第２のトランジスタの抵抗とが等しく，前記第２のトランジスタのゲートの電位が前記第１のトランジスタのゲートの電位より高い場合は前記第１のトランジスタの抵抗が前記第２のトランジスタの抵抗より小さい集積回路装置。
請求項５において，
前記第１，第２のトランジスタはＰチャネル型トランジスタであり，
前記電源端子と前記第１のトランジスタのソースとの間に第１，第３の抵抗を有し，前記電源端子と前記第２のトランジスタのソースとの間に第２，第４の抵抗を有し，前記第３の抵抗が第４の抵抗より大きく，
前記コンパレータは，前記第１，第３の抵抗の接続ノードと前記第２，第４の抵抗の接続ノードとを比較する集積回路装置。
請求項５において，
前記第１，第２のトランジスタはＰチャネル型トランジスタであり，
前記電源端子と前記第１のトランジスタのソースとの間に第５の抵抗を有し，前記電源端子と前記第２のトランジスタのソースとの間に第６の抵抗を有し，前記第５の抵抗が第６の抵抗より小さく，
前記コンパレータは，前記第１，第２のトランジスタのソースのノード間を比較する集積回路装置。
請求項１または２において，
前記入力端子には，通常動作時にグランド電位が供給される集積回路装置。
電源端子とグランド端子と入力端子とを有し内部回路が形成されたチップを有する集積回路装置において，
前記チップは，
前記入力端子とグランド端子との間に設けられ前記グランド端子から入力端子方向の第１の一方向性素子と，
前記入力端子と電源端子との間に設けられ前記入力端子から電源端子方向の第２の一方向性素子と，
前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態の場合に，前記入力端子とチップのグランド端子との電位差を検出してグランドオープン検出信号を出力するグランドオープン検出回路と，
前記チップの電源端子が外部の電源端子に接続されていないオープン状態の場合に，前記入力端子とチップの電源端子との電位差を検出して電源オープン検出信号を出力する電源オープン検出回路とを有し，
前記入力端子には，通常動作時に電源電位とグランド電位とが交互に繰り返されるクロック信号が供給される集積回路装置。
請求項９において，前記グランドオープン検出回路は，ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第１のトランジスタと，ゲートが前記グランド端子に接続されソースとドレインが前記電源端子とグランド端子との間に接続された第２のトランジスタと，前記第１，第２のトランジスタのドレインと前記電源端子との間のノードの電位を比較し，前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータとを含むことを特徴とする集積回路装置。