CN103036552A - 静电侦测电路 - Google Patents

静电侦测电路 Download PDF

Info

Publication number
CN103036552A
CN103036552A CN201110349736.6A CN201110349736A CN103036552A CN 103036552 A CN103036552 A CN 103036552A CN 201110349736 A CN201110349736 A CN 201110349736A CN 103036552 A CN103036552 A CN 103036552A
Authority
CN
China
Prior art keywords
drain electrode
pipe
nmos pipe
pmos pipe
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201110349736.6A
Other languages
English (en)
Inventor
黄靖骅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fitipower Integrated Technology Inc
Original Assignee
Fitipower Integrated Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fitipower Integrated Technology Inc filed Critical Fitipower Integrated Technology Inc
Publication of CN103036552A publication Critical patent/CN103036552A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种静电侦测电路，其包括串联连接于电源线与地线之间的电阻及开关单元，当电源线上存在静电时，该开关单元导通，使得该电阻的两端产生侦测电压，该侦测电压用于触发一静电保护电路消除静电或一控制电路保存数据。

Description

静电侦测电路
技术领域
本发明涉及电子技术领域，特别涉及一种静电侦测电路。
背景技术
在集成电路(integrated circuit，IC)设计中，为了避免静电进到IC时损坏IC，通常都利用一个静电侦测电路去侦测静电的发生，并触发IC内部的静电保护电路将静电电流导入接地，以消除静电。
由于静电事件的发生通常会持续一段时间的，因此大部分静电侦测电路都是基于充电时间常数来设计的。传统的静电侦测电路利用电阻与电容来实现所需的充电时间常数(T＝R1*C)。然而，静电事件发生的时间至少在200ns以上，因而需要大的电阻或电容来实现此静电侦测电路，而大的电阻和电容所占用电路板的面积也较大，对应地，在高压应用上所需要的面积会比低压应用上大很多。因此，在实际应用的IC上将会受到设计尺寸的制约，并且利用电阻和电容来实现的静电侦测电路只能操作在其所设计的充电时间常数的周期中，有较大的局限性。
发明内容
鉴于此，有必要提供一种不受限于充电时间常数的静电侦测电路。
一种静电侦测电路，其包括串联连接于电源线与地线之间的电阻及开关单元，当电源线上存在静电时，该开关单元导通，使得该电阻的两端产生侦测电压，该侦测电压用于触发一静电保护电路消除静电或一控制电路保存数据。
上述静电侦测电路，通过一开关单元来取代现有技术中的电容，因此不会受限于充电时间常数。只要电源线上存在静电，开关单元就会导通，使得电阻的两端产生侦测电压，从而触发静电保护电路消除静电或一控制电路保存数据，避免了静电对IC造成的影响。
附图说明
图1为第一较佳实施方式的静电侦测电路的功能模块图。
图2为图1所示静电侦测电路的第一较佳实施方式的电路图。
图3为图1所示静电侦测电路的第二较佳实施方式的电路图。
图4为图1所示静电侦测电路的第三较佳实施方式的电路图。
图5为图1所示静电侦测电路的第四较佳实施方式的电路图。
图6为第二较佳实施方式的静电侦测电路的功能模块图。
图7为图6所示静电侦测电路的第一较佳实施方式的电路图。
图8为图6所示静电侦测电路的第二较佳实施方式的电路图。
图9为图6所示静电侦测电路的第三较佳实施方式的电路图。
图10为图6所示静电侦测电路的第四较佳实施方式的电路图。
图11为图1或图6所示静电侦测电路进一步包括多个缓冲器的电路图。
主要元件符号说明
静电侦测电路              10、20
电阻                      R1、R2
电源线                    Vdd
地线                      Vss
开关单元                  12、24
静电保护电路或控制电路    30
PMOS管                    QP1，QP2，...QPn
NMOS管                    QN1，QN2，...QNn
二极管                    D1，D2，...Dn
缓冲器                    B1、B2、...Bn
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
如图1所示，其为第一较佳实施方式的静电侦测电路10的功能模块图。静电侦测电路10包括电阻R1及开关单元12。电阻R1的第一端通过开关单元12连接电源线Vdd，电阻R1的第二端连地线Vss。当电源线Vdd上存在静电时，开关单元12导通，使得电阻R1的两端产生侦测电压。上述侦测电压用于触发一静电保护电路30消除静电或一控制电路30及时保存数据，防止数据丢失。
如图2所示，第一较佳实施方式的开关单元12包括依次串联连接的多个PMOS管QP1，QP2，...QPn，每个PMOS管的栅极与漏极连接。电源线Vdd与其相邻的PMOS管QP1的源极连接，每个PMOS管的源极与其相邻的PMOS管的漏极连接，每个PMOS管的漏极与其相邻的PMOS管的源极连接，电阻R1的第一端与其相邻的PMOS管QPn的漏极连接。当电源线Vdd上存在静电时，多个PMOS管Qp1，Qp2，...Qpn均导通，电阻R1的两端产生侦测电压。当电源线Vdd上不存在静电时，多个PMOS管QP1，QP2，...QPn均截止，电阻R1的两端不会产生侦测电压。
如图3所示，第二较佳实施方式的开关单元12包括依次串联连接的多个NMOS管QN1，QN2，...QNn，每个NMOS管的栅极与漏极连接，电源线Vdd与其相邻的NMOS管QN1的漏极连接，每个NMOS管的漏极与其相邻的NMOS管的源极连接，每个NMOS管的源极与其相邻的NMOS管的漏极连接，电阻R1的第一端与其相邻的NMOS管QNn的源极连接。当电源线Vdd上存在静电时，多个NMOS管QN1，QN2，...QNn均导通，电阻R1的两端产生侦测电压。当电源线Vdd上不存在静电时，多个NMOS管QN1，QN2，...QNn均截止，电阻R1的两端不会产生侦测电压。
如图4所示，第三较佳实施方式的开关单元12包括依次串联连接的多个PMOS管Qp1，Qp2，...Qpn及多个NMOS管Qn1，Qn2，...Qnn。每个PMOS管的栅极与漏极连接，每个NMOS管的栅极与漏极连接。电源线Vdd与其相邻的PMOS管Qp1的源极连接，每个PMOS管的源极与其相邻的PMOS管的漏极连接，每个PMOS管的漏极与其相邻的PMOS管的源极连接。PMOS管Qpn的漏极与NMOS管Qn1的漏极连接，每个NMOS管的漏极与其相邻的NMOS管的源极连接，每个NMOS管的源极与其相邻的NMOS管的漏极连接。电阻R1的第一端与NMOS管Qnn的源极连接。可以理解的是，NMOS管的数量也可以是一个。当电源线Vdd上存在静电时，多个PMOS管Qp1，Qp2，...Qpn及多个NMOS管Qn1，Qn2，...Qnn均导通，电阻R1的两端产生侦测电压。当电源线Vdd上不存在静电时，多个PMOS管Qp1，Qp2，...Qpn及多个NMOS管Qn1，Qn2，...Qnn均截止，电阻R1的两端不会产生侦测电压。可以理解的是，PMOS管的数量也可以是一个。
如图5所示，第四较佳实施方式的开关单元12包括依次串联连接的多个二极管D1，D2，...Dn，电源线Vdd与其相邻的二极管D1的阴极连接；每个二极管的阴极与其相邻的二极管的阳极连接，每个二极管的阳极与其相邻的二极管的阴极连接；电阻R1的第一端与其相邻的二极管Dn的阳极连接。当电源线Vdd上存在静电时，多个二极管D1，D2，...Dn被反向击穿，电阻R1的两端产生侦测电压。
如图6所示，其为第二较佳实施方式的静电侦测电路20的功能模块图。静电侦测电路20包括电阻R2及开关单元24，电阻R2的第一端连接电源线Vdd，电阻R2的第二端通过开关单元24连地线Vss。当电源线Vdd上存在静电时，开关单元24导通，使得电阻R2的两端产生侦测电压。上述侦测电压用于触发一静电保护电路30消除静电或一控制电路30及时保存数据，防止数据丢失。
如图7所示，第一较佳实施方式的开关单元24包括依次串联连接的多个PMOS管QP1，QP2，...QPn，每个PMOS管的栅极与漏极连接。电阻R2的第二端与其相邻的PMOS管QP1的源极连接，每个PMOS管的源极与其相邻的PMOS管的漏极连接，每个PMOS管的漏极与其相邻的PMOS管的源极连接，地线Vss与其相邻的PMOS管QPn的漏极连接。当电源线Vdd上存在静电时，多个PMOS管Qp1，Qp2，...Qpn均导通，电阻R2的两端产生侦测电压。当电源线Vdd上不存在静电时，多个PMOS管QP1，QP2，...QPn均截止，电阻R2的两端不会产生侦测电压。
如图8所示，第二较佳实施方式的开关单元24包括依次串联连接的多个NMOS管QN1，QN2，...QNn，每个NMOS管的栅极与漏极连接，电阻R2的第二端与其相邻的NMOS管QN1的漏极连接，每个NMOS管的漏极与其相邻的NMOS管的源极连接，每个NMOS管的源极与其相邻的NMOS管的漏极连接，地线Vss与其相邻的NMOS管QNn的源极连接。当电源线Vdd上存在静电时，多个NMOS管QN1，QN2，...QNn均导通，电阻R2的两端产生侦测电压。当电源线Vdd上不存在静电时，多个NMOS管QN1，QN2，...QNn均截止，电阻R2的两端不会产生侦测电压。
如图9所示，第三较佳实施方式的开关单元24包括依次串联连接的多个PMOS管Qp1，Qp2，...Qpn及多个NMOS管Qn1，Qn2，...Qnn。每个PMOS管的栅极与漏极连接，每个NMOS管的栅极与漏极连接。电阻R2的第二端与PMOS管Qp1的源极连接，每个PMOS管的源极与其相邻的PMOS管的漏极连接，每个PMOS管的漏极与其相邻的PMOS管的源极连接。PMOS管Qpn的漏极与NMOS管Qn1的漏极连接，每个NMOS管的漏极与其相邻的NMOS管的源极连接，每个NMOS管的源极与其相邻的NMOS管的漏极连接。地线Vss与NMOS管Qnn的源极连接。可以理解的是，NMOS管的数量也可以是一个。当电源线Vdd上存在静电时，多个PMOS管Qp1，Qp2，...Qpn及多个NMOS管Qn1，Qn2，...Qnn均导通，电阻R2的两端产生侦测电压。当电源线Vdd上不存在静电时，多个PMOS管Qp1，Qp2，...Qpn及多个NMOS管Qn1，Qn2，...Qnn均截止，电阻R2的两端不会产生侦测电压。可以理解的是，PMOS管的数量也可以是一个。
如图10所示，第四较佳实施方式的开关单元24包括依次串联连接的多个二极管D1，D2，...Dn，电阻R2的第二端与其相邻的二极管D1的阴极连接；每个二极管的阴极与其相邻的二极管的阳极连接，每个二极管的阳极与其相邻的二极管的阴极连接；地线Vss与其相邻的二极管Dn的阳极连接。当电源线Vdd上存在静电时，多个二极管D1，D2，...Dn被反向击穿，电阻R1的两端产生侦测电压。
上述静电侦测电路10或20，通过一开关单元来取代现有技术中的电容，因此不会受限于充电时间常数。只要电源线上存在静电，开关单元就会导通，使得电阻的两端产生侦测电压，从而触发静电保护电路消除静电或一控制电路保存数据，避免了静电对IC造成的影响。
如图11所示，其为图1或图6所示静电侦测电路进一步包括多个缓冲器B1、B2、...Bn的电路图。静电侦测电路40还包括连接于电阻与开关单元之间的侦测输出端42，多个缓冲器B1、B2、...Bn依次串联连接于侦测输出端42与静电保护电路或控制电路30之间。每个缓冲器作信号反向或增加推力来触发静电保护电路或控制电路30。
每个缓冲器包括第一电源输入端、第二电源输入端、输入端及输出端，每个缓冲器的第一电源输入端连接电源线Vdd，每个缓冲器的第二电源输入端连地线Vss；该侦测输出端42与其相邻的缓冲器B1的输入端连接，每个缓冲器的输入端与其相邻的缓冲器的输出端连接，每个缓冲器的输出端与其相邻的缓冲器的输入端连接，静电保护电路或控制电路30与其相邻的缓冲器Bn的输出端连接。
每个缓冲器还包括PMOS管及NMOS管，PMOS管的栅极与NMOS管的栅极连接，PMOS管的栅极连接输入端，PMOS管的源极与电源线Vdd连接，PMOS管的漏极与NMOS管的漏极连接，NMOS管的源极与地线Vss连接，PMOS管的漏极连接输出端。例如，缓冲器B1包括输入端B11、输出端B12、PMOS管Qp1及NMOS管Qn1。PMOS管Qp1及NMOS管Qn1的栅极连接输入端B11，PMOS管Qp1的源极连接电源线Vdd，PMOS管Qp1的漏极连接NMOS管Qn1的漏极，NMOS管Qn1的源极与地线Vss连接，缓冲器B1的输出端B12与缓冲器B2的输入端B21连接。
本技术领域的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对以上实施例所作的适当改变和变化都落在本发明要求保护的范围之内。

Claims (13)

1.一种静电侦测电路，其包括串联连接于电源线与地线之间的电阻及开关单元，当电源线上存在静电时，该开关单元导通，使得该电阻的两端产生侦测电压，该侦测电压用于触发一静电保护电路消除静电或一控制电路保存数据。
2.如权利要求1所述的静电侦测电路，其特征在于：该电阻的第一端通过开关单元连接电源线，该电阻的第二端连接地线。
3.如权利要求2所述的静电侦测电路，其特征在于：该开关单元包括依次串联连接的多个PMOS管，每个PMOS管的栅极与漏极连接，该电源线与其相邻的PMOS管的源极连接，每个PMOS管的源极与其相邻的PMOS管的漏极连接，每个PMOS管的漏极与其相邻的PMOS管的源极连接，该电阻的第一端与其相邻的PMOS管的漏极连接。
4.如权利要求2所述的静电侦测电路，其特征在于：该开关单元包括依次串联连接的多个NMOS管，每个NMOS管的栅极与漏极连接，该电源线与其相邻的NMOS管的漏极连接，每个NMOS管的漏极与其相邻的NMOS管的源极连接，每个NMOS管的源极与其相邻的NMOS管的漏极连接，该电阻的第一端与其相邻的NMOS管的源极连接。
5.如权利要求2所述的静电侦测电路，其特征在于：该开关单元包括依次串联连接的多个PMOS管及至少一个NMOS管，每个PMOS管的栅极与漏极连接，该至少一个NMOS管的栅极与漏极连接，该电源线与其相邻的PMOS管的源极连接，每个PMOS管的源极与其相邻的PMOS管的漏极连接，每个PMOS管的漏极与其相邻的PMOS管的源极连接，该至少一个NMOS管的漏极与其相邻的PMOS管的漏极连接，该至少一个NMOS管的源极与电阻的第一端连接。
6.如权利要求2所述的静电侦测电路，其特征在于：该开关单元包括依次串联连接的至少一个PMOS管及多个NMOS管，该至少一个PMOS管的栅极与漏极连接，每个NMOS管的栅极与漏极连接，该电源线与该至少一个PMOS管的源极连接，该至少一个PMOS管的漏极与其相邻的NMOS管的漏极连接，每个NMOS管的源极与其相邻的NMOS管的漏极连接，每个NMOS管的漏极与其相邻的NMOS管的源极连接，该电阻的第一端与其相邻的NMOS管的源极连接。
7.如权利要求2所述的静电侦测电路，其特征在于：该开关单元包括依次串联连接的多个二极管，该电源线与其相邻的二极管的阴极连接；每个二极管的阴极与其相邻的二极管的阳极连接，每个二极管的阳极与其相邻的二极管的阴极连接；该电阻的第一端与其相邻的二极管的阳极连接。
8.如权利要求1所述的静电侦测电路，其特征在于：该电阻的第一端连接电源线，该电阻的第二端通过开关单元连接地线。
9.如权利要求8所述的静电侦测电路，其特征在于：该开关单元包括依次串联连接的多个PMOS管，每个PMOS管的栅极与漏极连接，该电阻的第二端与其相邻的PMOS管的源极连接，每个PMOS管的源极与其相邻的PMOS管的漏极连接，每个PMOS管的漏极与其相邻的PMOS管的源极连接，该地线与其相邻的PMOS管的漏极连接。
10.如权利要求8所述的静电侦测电路，其特征在于：该开关单元包括依次串联连接的多个NMOS管，每个NMOS管的栅极与漏极连接，该电阻的第二端与其相邻的NMOS管的漏极连接，每个NMOS管的漏极与其相邻的NMOS管的源极连接，每个NMOS管的源极与其相邻的NMOS管的漏极连接，该地线与其相邻的NMOS管的源极连接。
11.如权利要求8所述的静电侦测电路，其特征在于：该开关单元包括依次串联连接的多个PMOS管及至少一个NMOS管，每个PMOS管的栅极与漏极连接，该至少一个NMOS管的栅极与漏极连接，该电阻的第二端与其相邻的PMOS管的源极连接，每个PMOS管的源极与其相邻的PMOS管的漏极连接，每个PMOS管的漏极与其相邻的PMOS管的源极连接，该至少一个NMOS管的漏极与其相邻的PMOS管的漏极连接，该至少一个NMOS管的源极与地线连接。
12.如权利要求8所述的静电侦测电路，其特征在于：该开关单元包括依次串联连接的至少一个PMOS管及多个NMOS管，该至少一个PMOS管的栅极与漏极连接，每个NMOS管的栅极与漏极连接，该电阻的第二端与该至少一个PMOS管的源极连接，该至少一个PMOS管的漏极与其相邻的NMOS管的漏极连接，每个NMOS管的源极与其相邻的NMOS管的漏极连接，每个NMOS管的漏极与其相邻的NMOS管的源极连接，该地线与其相邻的NMOS管的源极连接。
13.如权利要求8所述的静电侦测电路，其特征在于：该开关单元包括依次串联连接的多个二极管，该电阻的第二端与其相邻的二极管的阴极连接；每个二极管的阴极与其相邻的二极管的阳极连接，每个二极管的阳极与其相邻的二极管的阴极连接；该地线与其相邻的二极管的阳极连接。
CN201110349736.6A 2011-10-03 2011-11-08 静电侦测电路 Pending CN103036552A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW100135693 2011-10-03
TW100135693A TW201316007A (zh) 2011-10-03 2011-10-03 靜電偵測電路

Publications (1)

Publication Number Publication Date
CN103036552A true CN103036552A (zh) 2013-04-10

Family

ID=47992368

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110349736.6A Pending CN103036552A (zh) 2011-10-03 2011-11-08 静电侦测电路

Country Status (4)

Country Link
US (1) US20130083437A1 (zh)
JP (1) JP2013080914A (zh)
CN (1) CN103036552A (zh)
TW (1) TW201316007A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810813A (zh) * 2014-01-23 2015-07-29 英飞凌科技股份有限公司 具有加电模式中的esd保护能力的噪声容忍有源钳位
CN105720968A (zh) * 2016-01-15 2016-06-29 中山芯达电子科技有限公司 抗静电储能电路
CN109375698A (zh) * 2018-10-31 2019-02-22 西安微电子技术研究所 电源对地esd保护单元及双电源宽带线性稳压器保护结构
CN110556808A (zh) * 2018-06-04 2019-12-10 茂达电子股份有限公司 静电放电保护电路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102045253B1 (ko) 2013-09-12 2019-11-18 삼성전자주식회사 전자 장치의 정전기 방전 검출 방법 및 장치
KR102140734B1 (ko) 2014-05-14 2020-08-04 삼성전자주식회사 정전 보호 회로를 포함하는 반도체 장치 및 그것의 동작 방법
JP6405986B2 (ja) * 2014-12-22 2018-10-17 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
JP6398696B2 (ja) * 2014-12-22 2018-10-03 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
CN108401347B (zh) * 2018-05-08 2020-06-09 苏州征之魂专利技术服务有限公司 一种除静电装置
US11676897B2 (en) * 2021-05-26 2023-06-13 Qualcomm Incorporated Power gating switch tree structure for reduced wake-up time and power leakage

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311391A (en) * 1993-05-04 1994-05-10 Hewlett-Packard Company Electrostatic discharge protection circuit with dynamic triggering
US5463520A (en) * 1994-05-09 1995-10-31 At&T Ipm Corp. Electrostatic discharge protection with hysteresis trigger circuit
US5617283A (en) * 1994-07-01 1997-04-01 Digital Equipment Corporation Self-referencing modulation circuit for CMOS integrated circuit electrostatic discharge protection clamps
US6069782A (en) * 1998-08-26 2000-05-30 Integrated Device Technology, Inc. ESD damage protection using a clamp circuit
KR100814437B1 (ko) * 2006-11-03 2008-03-17 삼성전자주식회사 하이브리드 정전기 방전 보호회로

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810813A (zh) * 2014-01-23 2015-07-29 英飞凌科技股份有限公司 具有加电模式中的esd保护能力的噪声容忍有源钳位
CN104810813B (zh) * 2014-01-23 2018-06-26 英飞凌科技股份有限公司 具有加电模式中的esd保护能力的噪声容忍有源钳位
CN105720968A (zh) * 2016-01-15 2016-06-29 中山芯达电子科技有限公司 抗静电储能电路
CN110556808A (zh) * 2018-06-04 2019-12-10 茂达电子股份有限公司 静电放电保护电路
CN110556808B (zh) * 2018-06-04 2021-12-03 茂达电子股份有限公司 静电放电保护电路
US11309308B2 (en) 2018-06-04 2022-04-19 Anpec Electronics Corporation ESD protection circuit
CN109375698A (zh) * 2018-10-31 2019-02-22 西安微电子技术研究所 电源对地esd保护单元及双电源宽带线性稳压器保护结构
CN109375698B (zh) * 2018-10-31 2020-08-11 西安微电子技术研究所 电源对地esd保护单元及双电源宽带线性稳压器保护结构

Also Published As

Publication number Publication date
TW201316007A (zh) 2013-04-16
US20130083437A1 (en) 2013-04-04
JP2013080914A (ja) 2013-05-02

Similar Documents

Publication Publication Date Title
CN103036552A (zh) 静电侦测电路
CN104979814A (zh) 一种静电放电保护电路
CN101626154A (zh) 集成电路esd全芯片防护电路
CN102882198B (zh) Rc触发esd保护器件
CN103247621B (zh) 静电放电保护电路
CN104253459A (zh) 具有供电模式切换功能的usb装置
CN104868905A (zh) 输入/输出电路
CN102820292A (zh) 半导体集成电路
CN102693978A (zh) 静电放电保护电路
CN102208909A (zh) 电平转换电路
CN101060754A (zh) 具有反馈技术的静电放电防护电路
CN102377416A (zh) 电源重置电路
CN108055033A (zh) 电平转换电路、集成电路芯片和电子设备
CN101997304A (zh) 静电防护电路
CN201409119Y (zh) 一种cmos开关芯片电路
CN101667727B (zh) 接口静电保护电路
CN103247697B (zh) 去耦电容器及具有该去耦电容器的集成电路
CN101938118B (zh) 具有多重电源区域集成电路的静电放电防护电路
CN103117051B (zh) 一种用于智能电网的液晶驱动电路
CN102693979A (zh) 全芯片esd保护电路
CN103269217A (zh) 输出缓冲器
CN103217615A (zh) 一种输出短路检测电路
CN101227183B (zh) 施密特触发电路
CN103268133B (zh) 一种多工作电压输入输出管脚单元电路
CN106099887A (zh) 一种耐高压rc触发式esd电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130410