CN106099887A - 一种耐高压rc触发式esd电路 - Google Patents
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Abstract
本发明提供了一种耐高压RC触发式ESD电路，其RC触发电路中的RC电路包含4个电阻R1、R2、R3和R4，2个电容C1和C2；其中第一电阻R1一端与电源连接，另一端与第一电容C1形成连接点；第二电阻R2分别与第一电容C1和第二电容C2的一端形成连接点和；第二电容C2另一端与地线相连接；所述RC触发电路中的MOS电路中的第一PMOS管P1的源极连接到电源，其漏极与第一NMOS管的漏极相连；第二PMOS管P2的源极与第一NMOS管的源极相连，其漏极与地线相连；第一PMOS管P1和第一NMOS管N1的栅极都接到连接点；第二PMOS管P2和第二NMOS管N2的栅极都接到连接点。
Description
技术领域
本发明涉及半导体集成电路芯片的静电释放(Electro-Static discharge，简称为ESD)保护电路技术，尤指应用于射频功率开关芯片中的ESD保护电路设计技术。
背景技术
随着集成电路技术的不断发展，芯片特制尺寸越来越小，芯片内部器件的电源电压越来越低。但对于外部应用而言，在不同的复杂的外部环境下，外部供电电压有可以能远高于芯片内部器件的正常工作电压。比如，对于射频功率开关的芯片而言，其内部晶体管工作电压一般为2.5V，而外部供电电压可以高达3.2-4.6V。为了保护芯片在生产、封装、测试等过程中不被静电放电所损伤，这就要求芯片的I/O接口电路以及ESD保护电路即要能够耐受外部高的供电电源，也要保持良好的ESD放电能力。
传统的ESD保护电路中，RC触发电源钳制电路(RC-Clamp电路)ESD电路是一种非常有效地ESD防护方法。如图1所示，但这种ESD保护电路其MOS管源漏压差等于电源电压，当电源电压高于MOS管典型耐压值时，MOS管面临击穿风险，从而使得ESD保护电路失效。传统的解决方法是在ESD保护电路中采用特制耐高压器件，从而解决耐高压的问题。但对于低压工作的芯片而言，该方法必然会增加芯片掩膜版的数量，从而增加芯片制造成本。
因此，如何设计一个即能耐高压又不需要增加成本的ESD保护电路至关重要。
发明内容
本发明所要解决的主要技术问题是在不增加芯片成本的前提下，设计具有耐高压能力的ESD电路。
为了解决上述的技术问题，本发明提供了一种耐高压RC触发式ESD电路，包括：RC触发电路(106)以及ESD钳位器件(104)；
所述RC触发电路(106)具体包括：RC电路(100)以及至少一个MOS电路(101)；
所述RC电路(100)包含4个电阻R1、R2、R3和R4，2个电容C1和C2；其中第一电阻R1一端与电源(102)连接，另一端与第一电容C1形成连接点(108)；第二电阻R2分别与第一电容C1和第二电容C2的一端形成连接点(110)和(107)；第二电容C2另一端与地线(103)相连接；
所述MOS电路(101)包含2个PMOS管和2个NMOS管，第一PMOS管P1的源极连接到电源(102)，其漏极与第一NMOS管的漏极相连；第二PMOS管P2的源极与第一NMOS管的源极相连，其漏极与地线(103)相连；第一PMOS管P1和第一NMOS管N1的栅极都接到连接点(108)；第二PMOS管P2和第二NMOS管N2的栅极都接到连接点(107)。
在一较佳实施例中：所述ESD钳位器件(104)为NMOS器件或PMOS器件或者衬底触发的SCR器件。
在一较佳实施例中：所述ESD钳位器件(104)包含2个NMOS管；第三NMOS管N3的漏极与电源102连接，源极与第四NMOS管N4的漏极相连，栅极与连接点(105)相连；第四NMOS管N4的源极与地线103相连，栅极与连接点(109)相连。
在一较佳实施例中：所述第三电阻R3与第一电容C1并联，或者，所述第三电阻R3接在第三NMOS管N3的栅极和源极之间。
在一较佳实施例中：所述第四电阻R4与第二电容C2并联，或者，所述第四电阻R4接在第四NMOS管N4的栅极和源极之间。
在一较佳实施例中：所述MOS电路(101)为m个，且每个MOS电路(101)的输出端与下一个MOS电路(101)的输入端串联连接。
在一较佳实施例中：所述第三NMOS管N3、第四NMOS管N4的源极、栅极和漏极分别连接电容。
在一较佳实施例中：所述第三NMOS管N3的源极与第四NMOS管N4的漏极之间串联有电阻。
相较于现有技术，本发明的技术方案具备以下有益效果：
本发明提供了一种耐高压RC触发式ESD电路，采用了4个MOS管漏源串接在一起，以及在ESD钳位器件中采用2个MOS管漏源串接，这样能够保证在电路正常工作时，其每个MOS器件的漏源电压小于等于0.5倍电源电压，即使电源电压有一定的升高，单个MOS器件的漏源电压也不会大于正常工作电压，从而实现在仅使用低压器件时，而有很好的耐高压性能。
采用该发明涉及的ESD电路，即具有良好的ESD放电能力，又能仅在使用普通低压器件的条件下实现了耐高压的目的。
附图说明
图1为传统RC-clampESD电路图；
图2为本发明优选实施例1的电路图；
图3为本发明优选实施例1的电路图；
图4为本发明优选实施例1的电路图。
具体实施方式
下文通过附图和具体实施方式对本发明做进一步说明。
实施例1
传统RC-clamp ESD如图1所示，其电路结构一般RC电路102、反相器电路103和单个NMOS管104组成。其中RC电路102由电阻R1和电容C1组成，电阻R1一端与电源100连接，另一端与电容C1形成连接点105。电容另一端与地线101连接。反相器电路103一端与电源100相连，一端与地线101相连，输入端接连接点105，输出端与NMOS管104中NMOS管N1栅端相连。NMOS管104，其漏端与电源100相连，源端与地线101相连，其输入端与反相器电路103的输出端相连。但由于反相器电路103和ESD钳位器件的中MOS管104的漏源电压即为电源电压，因此，当电源电压高于MOS管104典型耐压值时，MOS管104面临击穿风险，因而其不具有耐高压的能力。
为了提高传统RC-clamp ESD保护电路的耐压能力，且不增加芯片成本，本发明提出了一种耐高压RC触发式ESD电路，参考图2，该电路由RC触发电路106和ESD钳位器件104组成。其中RC触发电路106包含RC电路100和MOS电路101。
其中RC电路100包含4个电阻，2个电容；其中第一电阻R1一端与电源102连接，并与第一电容C1形成连接点108。第三电阻R3并联在第一电容C1上。第二电阻R2分别与第一电容C1和第二电容C2形成连接点110和107。第二电容C2另一端与地线103相连接。第四电阻R4并联在第二电容C2上。
MOS电路101包含2个PMOS管和2个NMOS管，第一PMOS管P1的源极连接到电源102，其漏极与第一NMOS管漏极相连。第二PMOS管P2的源极与第一NMOS管源极相连，其漏极与地线103相连。PMOS管P1和NMOS管N1的栅极都接到连接点108。PMOS管P2和NMOS管N2的栅极都接到连接点107。
ESD钳位器件104，包含2个NMOS管，其中第三NMOS管N3漏极与电源102连接，源极与第四NMOS管N4漏极相连，其栅极与连接点105相连。第四NMOS管N4源极与地线103相连，其栅极与连接点109相连。
上述方案中，RC电路100用于检测电源ESD情况，当电源ESD脉冲来临时，用于RC的延迟作用，连接点107和108的电压上升速度远小于电源电压，从而使得MOS电路101的输出信号为高，开启了ESD钳位器件104中的两个NMOS管，形成了对ESD电流的泄放通路。同时，如果无ESD事件发生，正常工作时，通过合理设置RC电路100中4个电阻的大小，可以使得连接点107和108的电压为高，从而使MOS电路101的输出信号为低，关闭ESD钳位器件104中NMOS管，从而该ESD不会影响内部电路的正常工作。
电路正常工作时，基于MOS电路101和ESD钳位器件104中MOS管子的连接方式，其每个MOS器件的漏源电压小于等于0.5倍电源电压，即使电源电压有一定的升高，单个MOS器件的漏源电压也不会大于正常工作电压，从而实现在仅使用低压器件时，而有很好的耐高压性能。
本实施例中：所述第三NMOS管N3、第四NMOS管N4的源极、栅极和漏极还可以分别连接电容。所述第三NMOS管N3的源极与第四NMOS管N4的漏极之间还可以串联有电阻。
实施例2
参考图3，其相比图2的电路形式，该电路中RC电路100与图2电路结构一样。相比图2多增加了一路MOS电路101，即第一MOS电路由MOS管P11、P12和N11、N12组成，其输入与RC电路100的连接点108和107相连，第二MOS电路由P21、P22和N21、N22组成，其输入与第一MOS电路相连，其连接点105和109与ESD钳位器件104的输入相连。
ESD钳位器件104与图2相比，其由2个NMOS管变为2个PMOS管；PMOS管P3源端与电源102相连，漏端与PMOS管P4源端相连，栅极与连接点105相连，PMOS管P4漏端与地线相连，其栅极与连接点109相连。
本电路与图2相比，其基本原理相似，不同之处在于，当ESD信号来临时，连接点105和109输出为低电位，以便开启ESD钳位器件104中的PMOS管，从而泄放ESD电流。同时，在ESD信号未来临的正常工作状态时，连接点105和109输出为高电位，从而关闭ESD钳位器件104中的PMOS管，不影响内部电路正常工作。
需要指出的是MOS电路也可以继续增加为3组，为本实施例的简单替换，不再赘述。而ESD钳位器件104还可以为衬底触发的SCR器件。
实施例3
参考图4，相比与图2，其不同之处在于将图2 RC电路100中的电阻R3和R4移动到了ESD钳位器件104中，即电阻R3一端与MOS管N3栅极连接，另一端与MOS管N4的漏端和MOS管N3的源端形成连接点110；电阻R4一端与MOS管N4的栅极连接，另一端与地线103连接。本电路形式的基本原理与图2相似，不同之处在于，在正常工作状态下，通过电阻R3和R4的连接方式，使得MOS管N3和N4关闭，从而不影响内部电路正常工作。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (8)
1.一种耐高压RC触发式ESD电路，其特征在于包括：RC触发电路(106)以及ESD钳位器件(104)；
所述RC触发电路(106)具体包括：RC电路(100)以及至少一个MOS电路(101)；
所述RC电路(100)包含4个电阻R1、R2、R3和R4，2个电容C1和C2；其中第一电阻R1一端与电源(102)连接，另一端与第一电容C1形成连接点(108)；第二电阻R2分别与第一电容C1和第二电容C2的一端形成连接点(110)和(107)；第二电容C2另一端与地线(103)相连接；
所述MOS电路(101)包含2个PMOS管和2个NMOS管，第一PMOS管P1的源极连接到电源(102)，其漏极与第一NMOS管的漏极相连；第二PMOS管P2的源极与第一NMOS管的源极相连，其漏极与地线(103)相连；第一PMOS管P1和第一NMOS管N1的栅极都接到连接点(108)；第二PMOS管P2和第二NMOS管N2的栅极都接到连接点(107)。
2.根据权利要求1所述的一种耐高压RC触发式ESD电路，其特征在于：所述ESD钳位器件(104)为NMOS器件或PMOS器件或者衬底触发的SCR器件。
3.根据权利要求2所述的一种耐高压RC触发式ESD电路，其特征在于：所述ESD钳位器件(104)包含2个NMOS管；第三NMOS管N3的漏极与电源102连接，源极与第四NMOS管N4的漏极相连，栅极与连接点(105)相连；第四NMOS管N4的源极与地线103相连，栅极与连接点(109)相连。
4.根据权利要求3所述的一种耐高压RC触发式ESD电路，其特征在于：所述第三电阻R3与第一电容C1并联，或者，所述第三电阻R3接在第三NMOS管N3的栅极和源极之间。
5.根据权利要求3所述的一种耐高压RC触发式ESD电路，其特征在于：所述第四电阻R4与第二电容C2并联，或者，所述第四电阻R4接在第四NMOS管N4的栅极和源极之间。
6.根据权利要求1所述的一种耐高压RC触发式ESD电路，其特征在于：所述MOS电路(101)为m个，且每个MOS电路(101)的输出端与下一个MOS电路(101)的输入端串联连接。
7.根据权利要求3所述一种耐高压RC触发式ESD电路，其特征在于：所述第三NMOS管N3、第四NMOS管N4的源极、栅极和漏极分别连接电容。
8.根据权利要求3所述的一种耐高压RC触发式ESD电路，其特征在于：所述第三NMOS管N3的源极与第四NMOS管N4的漏极之间串联有电阻。
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|---|---|---|---|---|
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| CN109314388A (zh) * | 2018-09-13 | 2019-02-05 | 深圳市汇顶科技股份有限公司 | 静电泄放保护电路及集成电路芯片 |
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| RJ01 | Rejection of invention patent application after publication |