CN104348148A - 静电放电箝制电路 - Google Patents

Abstract

一种静电放电箝制电路，包括一阻容电路、一第一晶体管、一第二晶体管、一静电放电传导单元与一反相器。第一晶体管设有一栅极与一漏极，分别耦接该阻容电路与该静电放电传导单元的一控制端。反相器有一输入端，耦接该控制端。第二晶体管设有一漏极与一栅极，分别耦接该控制端与该反相器的一输出端。第一与第二晶体管的栅极相互绝缘；并且，第一晶体管的栅极与该输出端相互绝缘。

Description

静电放电箝制电路

技术领域

本发明涉及一种静电放电(ESD，Electro-Static Discharge)箝制电路，且特别是关于一种可改善静电放电保护表现的静电放电箝制电路。

背景技术

对半导体装置而言，如集成电路、晶粒、芯片、片上系统(SoC，Systemon Chip)等等，静电放电保护是不可或缺的。半导体装置设有导电接口，如金属针脚或焊球等，用于信号输入/输出与电源供应；然而，此导电接口也会为外来的静电放电电荷提供传导路径，使其可被传导至半导体装置的内部电路，如核心器件(device)/元件(element)，像是晶体管。为了保护内部电路免遭静电放电破坏，半导体装置会装备有静电放电箝制电路。

静电放电箝制电路布署于诸电源轨线(power rail)之间，这些电源轨线用以为半导体装置传导供应电源；当静电放电袭击半导体装置并快速地在诸电源轨线之间累积出极大电压差时，静电放电箝制电路应可在诸电源轨线之间提供一暂时性的低阻抗路径，以使静电放电的电荷可由一电源轨线释放至另一电源轨线，让诸电源轨线间的电压差可被箝制在一可耐受的临限值之下，例如说是一核心器件应力电压(stress voltage)。另一方面，当半导体装置正常启动而在诸电源轨线间建立供应电压时，静电放电箝制电路应可在诸电源轨线间停止导通。

请参考图1与图2，其分别示意两已知的静电放电箝制电路10与20。静电放电箝制电路10与20耦接于两电源轨线的节点nv1与nv2之间，此两电源轨线分别用以传输供应电压VDD与VSS。静电放电箝制电路10包括一电阻R1、一电容C1与一晶体管MN，例如一n沟道金属氧化物半导体(MOS，Metal-Oxide-Silicon)晶体管。晶体管MN具有一栅极、一漏极与一源极，分别耦接节点ng1、nv1与nv2。当静电放电事件发生而使节点nv1的电压快速升高(对比于节点nv2电压)时，节点ng1的电压亦随之升高，因而使晶体管MN开启(turn on)，并将节点nv1导通至节点nv2，以实现静电放电箝制。在正常启动时，电容C1有足够的时间来充电累积节点nv1与ng1间的电压差，使节点ng1的电压可以实质相等于节点nv2的电压，以便让晶体管MN维持关闭。

除了传导静电放电的晶体管MN、一电阻R2与一电容C2之外，静电放电箝制电路20还包括有两晶体管Mp1与Mn1，形成一反相器22。晶体管Mp1与Mn1的栅极共同耦接至一节点ng0，晶体管MN的栅极则耦接至一节点ng1。当静电放电事件发生而使节点nv1的电压快速上升(相对于节点nv2)时，因为电容C2的响应不及，节点ng0的电压会维持与节点nv2的电压相近，使晶体管Mn1与Mp1分别关闭与开启；节点ng1的电压会被导通的晶体管Mp1拉高，进而触发晶体管MN在节点nv1与nv2间导通，实现静电放电箝制。在正常启动时，电容C2有足够的时间来充电累积节点nv2与ng0间的电压差，故节点ng0的电压可在实质上维持与节点nv1相等；如此，晶体管Mn1就会开启而在节点ng1与nv2间导通，以便让晶体管MN保持关闭。

一些美国专利，如美国专利号5946177、7570468与7164565等，亦揭露了不同种类的静电放电箝制电路。然而，前述现有技术均无法延长静电放电保护的期间。以典型静电放电箝制电路20(图2)为例，在静电放电事件开始后，等节点ng1的电压由高转低时，静电放电箝制电路20终究会中止静电放电保护。因为节点ng1的电压受控于反相器22，节点ng1的电压转态(transition)取决于反相器22的转移曲线(transfer curve)。然而，反相器22的转移曲线会存在一个让晶体管Mp1与Mn1皆开启导通的区间，影响静电放电保护的延续期间。

发明内容

为克服已知技术的缺点，本发明的一目的提供一种静电放电箝制电路，其包括一阻容(RC)电路、一第一晶体管、一第二晶体管、一反相器与一静电放电传导单元。阻容电路包括一第一端、一第二端与一检测端，第一端与第二端分别耦接至一第一电源节点与一第二电源节点。第一晶体管包括一第一源极、一第一栅极与一第一漏极；第一源极与第一栅极分别耦接至该第一电源节点与该检测端。静电放电传导单元包括一第三端、一第四端与一控制端，分别耦接该第一电源节点、该第二电源节点与该第一漏极，其中，静电放电传导单元可依据该控制端的信号而选择性地在该第三端与该第四端间导通。反相器包括一输入端与一输出端；该输入端耦接该控制端。第二晶体管包括一第二源极、一第二栅极与一第二漏极，分别耦接该第二电源节点、反相器输出端与该控制端。其中，第一栅极与第二栅极相互绝缘(亦即，电路上的开路)，且该反相器输出端与该第一栅极亦相互绝缘。一实施例中，第一晶体管与第二晶体管分别为一p沟道金属氧化物半导体晶体管与一n沟道金属氧化物半导体晶体管。

一实施例中，该反相器包括一第三晶体管与一第四晶体管。第三晶体管包括一第三源极、一第三栅极与一第三漏极，分别耦接该第一电源节点、该输入端与该输出端。第四晶体管包括一第四源极、一第四栅极与一第四漏极，分别耦接该第二电源节点、该输入端与该输出端。

一实施例中，该静电放电传导单元包括一第五晶体管，其包括一第五源极、一第五栅极与一第五漏极，分别耦接该第二电源节点、该控制端与该第一电源节点。

一实施例中，该阻容电路包括一电阻与一电容。该电阻耦接于该第一电源节点与该检测端之间，该电容则耦接于该检测端与该第二电源节点之间。

为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：

附图说明

图1与图2分别绘示两种传统的静电放电箝制电路。

图3绘示的是依照本发明一实施例的静电放电箝制电路。

图4比较不同静电放电箝制电路的静电放电保护表现。

【符号说明】

10、20、30：静电放电箝制电路

22、32：反相器

34：阻容电路

36：静电放电传导单元

40-50：曲线

R1、R2、R3：电阻

C1、C2、C3：电容

MN、Mn1、Mp1、MP1-MP2、MN1-MN3：晶体管

nv1-nv2、ng0-ng1、n1-n2、nA-nC：节点

VDD、VSS：供应电压

具体实施方式

请参考图3，其所示意的是依据本发明一实施例的静电放电箝制电路30。静电放电箝制电路30包括一阻容电路34、两晶体管MP1与MN1、一反相器32与一静电放电传导单元36。阻容电路34包括三端，分别耦接节点n1、n2与nC。举例而言，节点n1与n2可分别视为两电源轨线的两电源节点，这两电源轨线分别传输两供应电压VDD与VSS，而节点nC则可视为一检测端。晶体管MP1(如一p沟道金属氧化物半导体晶体管)包括一源极、一栅极与一漏极，分别耦接节点n1、nC与nA。静电放电传导单元36包括三端，分别耦接节点n1、n2与nA；节点nA可被视为一控制端，且静电放电传导单元36可依据节点nA的信号选择性地在节点n1与n2间导通。反相器32包括一输入端与一输出端，分别耦接节点nA与nB。晶体管MN1有一源极、一栅极与一漏极，分别耦接节点n2、nB与nA。请注意，晶体管MP1与MN1的栅极(分别在节点nC与nB)相互绝缘，反相器32的输出端(在节点nB)与晶体管MP1的栅极(在节点nC)亦相互绝缘。

反相器32可包括两晶体管MP2与MN2。晶体管MP2(如一p沟道金属氧化物半导体晶体管)具有一源极、一栅极与一漏极，分别耦接节点n1、nA与nB。晶体管MN2亦具有一源极、一栅极与一漏极，分别耦接节点n2、nA与nB。

一实施例中，静电放电传导单元36包括一n沟道晶体管MN3，其具有一源极、一栅极与一漏极，分别耦接节点n2、nA与n1。静电放电传导单元36也可由他种可受控而选择性导通的元件形成，例如硅控整流器(SCR，Silicon-Controlled Rectifier)。

阻容电路34包括一电阻R3与一电容C3。电阻R3耦接于节点n1与nC之间，电容C3则耦接于节点nC与n2之间。

当静电放电事件发生并骤然提高节点n1的电压时，节点nC的电压相对为低，因为电容C3会延滞节点nC的电压变化。如此，晶体管MP1就会开启(turn on)而在节点n1与nA间导通，使节点nA的电压亦升高，追随节点n1的电压。据此，晶体管MN3便会开启而在节点n1与n2间导通，实现静电放电箝制的功能。在此同时，反相器32会回应节点nA的高电压而在节点nB维持低电压，故晶体管MN1维持为关闭不导通。节点nB与nC间的绝缘可协助延展静电放电保护期间(如晶体管MN3维持导通的期间)，因为晶体管MN1要先等晶体管MP1关闭、反相器32转态，然后晶体管MN1才会导通而将晶体管MN3关闭。

在正常启动时，阻容电路34有足够的时间可使节点nC的电压追随节点n1上缓慢(相较于静电放电)升高的供应电压，故晶体管MP1可维持关闭，晶体管MN1则会被开启导通以防止静电放电传导单元36的导通。

请参考图4，其是以曲线40至50来为数种相异静电放电箝制电路的比较各自的静电放电保护性能；图4的横轴为时间，纵轴为两电源轨线的电压差。因应时间0开始的静电放电事件，曲线40至50中的各曲线分别代表一对应静电放电箝制电路对电源轨线间电压差的箝制功效会如何随时间变化。曲线40示意的是本发明静电放电箝制电路30(图3)的静电放电保护表现。曲线44与48分别示意静电放电箝制电路10与20(图1与图2)的表现。曲线42、46与50分别模拟美国专利5946177、7164565与7570468的静电放电箝制电路表现。如图4所示，当其他已知的静电放电箝制电路还使核心器件暴露在高风险区域(也就是电压差大于核心器件应力电压的区域)时，本发明静电放电箝制电路30可以更快速、更持久地将电压差箝制在核心器件应力电压之下。

总结来说，相较于多种已知的静电放电箝制电路，本发明静电放电箝制电路可藉由适当的电路架构与安排而改善静电放电保护表现。再者，本发明静电放电箝制电路也是面积高效的(area-efficient)，因美国专利5946177与7570468需要为额外元件耗用更多布局面积。

综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (6)

1.一种静电放电箝制电路，包含：

阻容电路(RC circuit)，包含第一端、第二端与检测端，该第一端与该第二端分别耦接至一第一电源节点与一第二电源节点；

第一晶体管，包含第一源极、第一栅极与第一漏极；该第一源极与该第一栅极分别耦接该第一电源节点与该检测端；

静电放电传导单元，包含第三端、第四端与控制端，分别耦接该第一电源节点、该第二电源节点与该第一漏极；其中，该静电放电传导单元可依据该控制端的信号选择性地于该第三端与该第四端间导通；

反相器，包含输入端与输出端，该输入端耦接该控制端；以及

第二晶体管，包含第二源极、第二栅极与第二漏极，分别耦接该第二电源节点，该反相器的该输出端与该控制端；

其中，该第一栅极与该第二栅极相互绝缘。

2.如权利要求1所述的静电放电箝制电路，其中该反相器的该输出端与该第一栅极相互绝缘。

3.如权利要求1所述的静电放电箝制电路，其中该反相器包含：

第三晶体管，包含第三源极、第三栅极与第三漏极，分别耦接该第一电源节点、该输入端与该输出端；以及

第四晶体管，包含第四源极、第四栅极与第四漏极，分别耦接该第二电源节点、该输入端与该输出端。

4.如权利要求1所述的静电放电箝制电路，其中该静电放电传导单元包含第五晶体管；该第五晶体管包含第五源极、第五栅极与第五漏极，分别耦接该第二电源节点、该控制端与该第一电源节点。

5.如权利要求1所述的静电放电箝制电路，其中该阻容电路包含：

电阻，耦接于该第一电源节点与该检测端之间，以及

电容，耦接于该检测端与该第二电源节点之间。

6.如权利要求1所述的静电放电箝制电路，其中该第一晶体管与该第二晶体管分别为p沟道晶体管与n沟道晶体管。