CN104362605B - 一种瞬态触发静电放电保护电路 - Google Patents

Abstract

本发明公开了一种瞬态触发静电放电保护电路，包括瞬态触发模块、钳位晶体管开启模块、以及钳位晶体管。本发明提供的一种瞬态触发静电放电保护电路，在不使用电流镜的前提下，大大缩小了瞬态触发静电放电保护电路的面积，同时比之于电流镜的应用，能够在ESD事件结束后快速下拉相应NMOS管的栅压到0电位，以减少漏电；由于电阻R用PMOS晶体管M_R的替换，使得等效的RC时间常数在ESD冲击来临瞬间较小，而后变大，因此可以有效防止快速上电等情况带来的误触发。

Description

一种瞬态触发静电放电保护电路

技术领域

本发明涉及集成电路技术领域，更具体涉及一种瞬态触发静电放电保护电路。

背景技术

在CMOS(Complementary Metal Oxide Semiconductor)，互补金属氧化物半导体集成电路设计中，为了保证芯片正常工作，需要加入静电放电(Electronic StaticDischarge，ESD)保护电路。随着CMOS制造工艺的提高，器件特征尺寸不断减小，器件栅氧化成层不断变薄，因而其击穿电压也越来越低，这就对ESD保护电路的鲁棒性提出了更高的要求。同时，器件工作电压也不断减小，导致ESD设计窗口随之变窄，有效的ESD保护设计变得更加困难。有效的ESD保护电路结构，能够快速响应ESD事件，在ESD来临时迅速开启，为静电电荷泄放提供一个低阻通道，以此在短时间内大量泄放静电电荷，同时要将电源管脚电压VDD钳位在栅击穿电压以下，从而保护内部电路不受ESD冲击损伤。

ESD保护电路一般至少包括触发模块和泄放器件。对于栅控泄放器件，基本触发方式包括瞬态(RC)触发和直流(DC)触发。其中，直流(DC)触发响应时间慢，但是抗误触发能力强；瞬态(RC)触发响应时间快，但是抗误触发能力弱。尤其在快速热插拔应用下，RC触发形式极易导致误触发，造成极大的漏电现象，通过减小RC时间常数，可以有效避免误触发，但是同时造成了泄放器件开启时间小，不能有效保护内部电路。因此，如何在有效延长器件开启时间的同时减小误触发现象发生的几率，是我们面临的挑战。

图1所示是传统的瞬态触发电源钳位ESD保护电路，也叫做RC触发电源钳位ESD保护电路。其中，电阻R₁和做电容用的PMOS晶体管M_C构成了RC瞬态触发模块，通过调整二者的大小，可以调整RC时间常数，以得到不同的ESD保护电路开启时间。大尺寸的NMOS晶体管M_big作为泄放器件，在ESD事件中提供低阻通道，在正常工作时保持严格关闭以防漏电流。三级串联反相器INV0，INV1，INV2作为泄放晶体管M_big的开启模块，在RC时间常数逐渐过去的过程中，保持泄放晶体管栅压能够跟随VDD。其工作原理如下：当一个ESD冲击事件发生在电源管脚VDD上时，因为电荷的积累，其上的电压VDD被迅速上拉，此时，M_C的上端电压不能及时跟随电压VDD，保持为低电平，通过三级反相器后，使得泄放晶体管M_big的栅压VG被拉高到电压VDD，从而及时打开M_big，提供了一个低阻通道，使静电电荷能够迅速泄放。随着RC时间常数过去，MC的上端电压被逐渐充电到高电位，从而将VG下拉倒低电位，从而关闭M_big。适当的RC时间常数设置，能够使此保护电路在整个ESD事件过程中都保持开启，以达到保护芯片内部电路的目的。在正常上电的过程中，M_C上端的电位能够跟随电源电压VDD的变化，从而使VG一直保持为低电平，M_big在整个上电过程中保持关闭。在传统的RC触发结构中，RC时间常数是个需要仔细设计的参数，大了容易误触发，小了不能保证整个ESD冲击事件中保护电路的开启。

另外，传统的RC触发结构，所用电容MC面积较大，因此很多设计通过引入电流镜，从而使得RC瞬态触发模块面积大大减小，如图2所示。其中，图1中的第一级反相器INV0的NMOS晶体管用电阻R代替，同时不改变其反相器的实质。NMOS晶体管M_N2和M_N1构成一个反相器，并且与电容M_C并联，以较小的M_C电容值，获得等效的大电容值，从而达到减小面积的作用。其工作原理和图1所示传统RC触发电源钳位ESD保护电路相同。理论上，总的电容值C可以表示为M_C*[1+M_N1长宽比/M_N2长宽比]，在实际中，[M_N1长宽比/M_N2长宽比] 的值要比理论中设置得稍大。但电流镜的引入导致的问题是，M_N1的栅压值VX，在正常上电过程中，被拉高后下降为0的时间特别长，极易导致大的漏电，尤其是在正常工作中遭遇ESD事件的话，这个现象更加明显。另外，在更先进的CMOS工艺中，晶体管栅漏电存在，MC的两端电压差越大，漏电越大。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是如何在防ESD冲击的同时，有效防止误触发、减少漏电流，减小电路烦人版图面积。

(二)技术方案

为了解决上述技术问题，本发明提供了一种瞬态触发静电放电保护电路，包括瞬态触发模块、钳位晶体管开启模块、以及钳位晶体管；所述瞬态触发模块包括电阻R₁、PMOS晶体管M_C；

所述瞬态触发模块还包括二极管D₁、二极管D_C、NMOS晶体管M_N1、M_N2，PMOS晶体管M_R，并且所述瞬态触发模块的PMOS晶体管M_C用所述二极管D_C代替，所述电阻R用所述PMOS晶体管M_R，代替；

所述PMOS晶体管M_R的源极与电源管脚VDD相连，所述PMOS晶体管M_R的漏极与所述二极管D_C的阴极相连，所述二极管D_C的阳极与所述二极管D₁的阳极相连，所述二极管D₁的阴极接地，所述NMOS晶体管M_N1的漏极与所述二极管D_C的阳极相连，所述NMOS晶体管M_N1的源极接地，所述NMOS晶体管M_N1的栅极接所述二极管D₁的阳极，所述NMOS晶体管M_N2的漏极与所述二极管D₁的阳极相连，所述NMOS晶体管M_N2的源极接地，所述NMOS晶体管M_N2的栅极与所述二极管D_C的阴极相连，所述PMOS晶体管M_R的栅极与所述钳位晶体管开启模块的一级反相器的输出端连接。

优选地，所述PMOS晶体管M_R等效为电阻，所述二极管D_C等效 为电容。

优选地，所述钳位晶体管开启模块包括由电阻R、PMOS晶体管M_P构成的一级反相器、由PMOS晶体管M_P01、NMOS管M_NO1构成的二级反相器以及由PMOS晶体管M_P02、NMOS管M_NO3构成的二级反相器；

所述钳位晶体管开启模块的连接关系具体为：

所述电阻R的一端接地，另一端与所述PMOS晶体管M_R的栅极、所述PMOS晶体管M_P的漏极相连以及所述PMOS晶体管M_P的漏记连接，所述PMOS晶体管M_P的源极接所述电源管脚VDD，所述PMOS晶体管M_P的栅极与所述二极管D_C的阴极相连；所述NMOS晶体管M_N01的源极接地，其栅极与所述PMOS晶体管M_P的漏极相连，所述NMOS晶体管M_N01的漏极与所述NMOS晶体管M_N02的栅极以及所述PMOS晶体管M_P01的漏极相连，所述NMOS晶体管M_N02的源极接地，所其漏极与所述PMOS晶体管M_P02的漏极相连，所述PMOS晶体管M_P02的栅极与所述NMOS晶体管M_N01的漏极相连，所述PMOS晶体管M_P01的源极接所述电源管脚VDD，所述PMOS晶体管MP01的栅极与所述电阻R的另一端相连。

优选地，钳位晶体管为NMOS晶体管M_big，所述NMOS晶体管M_big的栅极与所述NMOS晶体管M_N02的漏极相连，所述NMOS晶体管M_big的源极接地，所述NMOS晶体管M_big的漏极接所述电源管脚VDD。

优选地，所述瞬态触发模块，通过电流脉冲上升时间识别是否为静电放电冲击，若是，则发送第一响应信号至所述钳位晶体管开启模块；

所述钳位晶体管开启模块，根据所述第一响应信号开启所述钳位晶体管；

所述钳位晶体管，用于泄放静电放电脉冲带来的静电电荷。

(三)有益效果

本发明提供了一种瞬态触发静电放电保护电路，在不使用电流镜的前提下，大大缩小了瞬态触发静电放电保护电路的面积，同时比之于电流镜的应用，能够在ESD事件结束后快速下拉相应NMOS管的栅压到0电位，以减少漏电；由于电阻R用PMOS晶体管M_R的替换，使得等效的RC时间常数在ESD冲击来临瞬间较小，而后变大，因此可以有效防止快速上电等情况带来的误触发。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为传统的瞬态触发电源钳位ESD保护电路图；

图2为引入电流镜的瞬态触发电源钳位ESD保护电路结构示意图；

图3为本发明的一种瞬态触发静电放电保护电路图；

图4为图3所示电路在ESD冲击下，钳位电压VDD和钳位晶体管M_big栅压VG随时间变化的示意图；

图5为图3所示电路在正常上电过程中，总的漏电流Leakage和钳位晶体管M_big栅压VG随时间变化的示意图；

图6为图3所示电路在快速上电过程中，总的漏电流Leakage和钳位晶体管M_big栅压VG随时间变化的示意图；

图7为图3和图2所示电路，在正常上电过程中，节点电压VB和VX随时间变化的示意图；

图8为图3和图2所示电路，在正常上电过程中，总的漏电流IB和IX随时间变化的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步详细描述。以下实施例用于说明本发明，但不能用来限制本发明的范围。

本发明公开了一种瞬态触发静电放电保护电路，包括瞬态触发模块、钳位晶体管开启模块、以及钳位晶体管；所述瞬态触发模块包括电阻R₁、PMOS晶体管M_C；

所述瞬态触发模块还包括二极管D₁、二极管D_C、NMOS晶体管M_N1、M_N2，PMOS晶体管M_R，并且所述瞬态触发模块的PMOS晶体管M_C用所述二极管D_C代替，所述电阻R用所述PMOS晶体管M_R，代替；

所述PMOS晶体管M_R的源极与电源管脚VDD相连，所述PMOS晶体管M_R的漏极与所述二极管D_C的阴极相连，所述二极管D_C的阳极与所述二极管D₁的阳极相连，所述二极管D₁的阴极接地，所述NMOS晶体管M_N1的漏极与所述二极管D_C的阳极相连，所述NMOS晶体管M_N1的源极接地，所述NMOS晶体管M_N1的栅极接所述二极管D₁的阳极，所述NMOS晶体管M_N2的漏极与所述二极管D₁的阳极相连，所述NMOS晶体管M_N2的源极接地，所述NMOS晶体管M_N2的栅极与所述二极管D_C的阴极相连，所述PMOS晶体管M_R的栅极与所述钳位晶体管开启模块的一级反相器的输出端连接。

所述PMOS晶体管M_R等效为电阻，所述二极管D_C等效为电容。

所述瞬态触发模块，通过电流脉冲上升时间识别是否为静电放电冲击，若是，则发送第一响应信号至所述钳位晶体管开启模块；所述钳位晶体管开启模块，根据所述第一响应信号开启所述钳位晶体管；所述钳位晶体管，用于泄放静电放电脉冲带来的静电电荷 。

所述钳位晶体管开启模块包括由电阻R、PMOS晶体管M_P构成的一级反相器、由PMOS晶体管M_P01、NMOS管M_NO1构成的二级反相器以及由PMOS晶体管M_P02、NMOS管M_NO3构成的二级反相器；所述钳位晶体管开启模块的连接关系具体为：所述电阻R的一端接地，另一端与所述PMOS晶体管M_R的栅极、所述PMOS晶体管M_P的漏极 相连以及所述PMOS晶体管M_P的漏记连接，所述PMOS晶体管M_P的源极接所述电源管脚VDD，所述PMOS晶体管M_P的栅极与所述二极管D_C的阴极相连；所述NMOS晶体管M_N01的源极接地，其栅极与所述PMOS晶体管M_P的漏极相连，所述NMOS晶体管M_N01的漏极与所述NMOS晶体管M_N02的栅极以及所述PMOS晶体管M_P01的漏极相连，所述NMOS晶体管M_N02的源极接地，所其漏极与所述PMOS晶体管M_P02的漏极相连，所述PMOS晶体管M_P02的栅极与所述NMOS晶体管M_N01的漏极相连，所述PMOS晶体管M_P01的源极接所述电源管脚VDD，所述PMOS晶体管MP01的栅极与所述电阻R的另一端相连。

钳位晶体管为NMOS晶体管M_big，所述NMOS晶体管M_big的栅极与所述NMOS晶体管M_N02的漏极相连，所述NMOS晶体管M_big的源极接地，所述NMOS晶体管M_big的漏极接所述电源管脚VDD。

本发明通过引入做电阻作用的PMOS晶体管M_R，能够在较小尺寸下获得大的等效电阻值，减小版图面积；另一方面，ESD脉冲刚刚来临是，其栅压为0，此时等效RC时间常数较小，而之后，随着其栅压的升高，等效RC时间常数变大，从而可以有效避免误触发；另外通过引入新的电路结构，代替原有的电流镜结构，不仅可以同样减小面积，而且相应下拉NMOS管的栅压能够被更快下拉到0电位，从而减小芯片在正常上电以及工作过程中遭受ESD冲击时的漏电流。

本发明电路工作原理为：当ESD脉冲打到电源管脚VDD时，电容D_C两端的电压差不能瞬变，都为低电平0，一旦电压VDD超过Vthp，则电阻R的上端电压值不再是0，靠电阻R和PMOS晶体管M_P分压决定，一旦其值超过二级反相器INV1的逻辑阈值电平，则二级反相器INV1的输出为低电平，三级反相器INV2的输出为高电平，从而开启钳位晶体管M_big。注意的是，当R的上端为0，VDD高于Vthp时，PMOS晶体管M_R开启，此时相应的RC时间常数较小，能有效避免误触发。接下来，随着电容D_C的充电，其阳极和阴极电压都将升高，阳极电压 VB上升到二极管D₁的导通电压后不再升高，此时NMOS晶体管M_N1导通，下拉D_C的阴极电压，NMOS晶体管M_N1对VB值起下拉作用。因为M_N1对D_C的阴极电压下拉作用的存在，我们可以用较小的RC触发模块面积实现较大的等效RC时间常数。同时，反向偏置的二极管D_C用作电容，避免了PMOS电容栅漏电的问题。在等效RC时间常数内，D_C的阴极电压相对VDD为低电平,通过三级反相器的作用，使M_big的栅压紧跟VDD电压，从而保证M_big的成功开启，为ESD静电电荷提供一个低阻泄流通道。RC时间常数一旦过去，DC的阴极电压恢复高电平，PMOS晶体管M_P截止，R的上端电压恢复为0，从而VG被下拉到0电位，严格关闭M_big；此时，NMOS晶体管M_N2完全导通，将VB下拉到严格的0电位，从而M_N1也严格关闭，避免出现漏电。

正常上电时，D_C的阴极电压始终能够跟随电源电压VDD变化，VB也保持为0电位，从而VG始终保持为低电平不能开启M_big，同时，VB电压能够被NMOS晶体管M_N2快速下拉到0，较之电流镜的设计下拉速度快得多。

图4为图3所示电路在ESD冲击下，钳位电压VDD和钳位晶体管M_big栅压VG随时间变化的示意图，所用ESD仿真电流Ipulse的上升时间为10ns,峰值电流为1.33A，对应于2KVHBM值。从图中可以看出，在ESD电流来临的瞬间，M_big栅压VG能够快速被拉高到VDD，使M_big快速开启，及时泄放ESD静电电荷，并且VG在ESD事件结束后被下拉到0，严格关闭M_big。值得注意的是，钳位电压VDD始终不曾超过晶体管的栅击穿电压，从而有效保护了芯片内部电路。

图5为图3所示电路在正常上电过程中，总的漏电流Leakage和钳位晶体管M_big栅压VG随时间变化的示意图，VDD上升时间为100μs，幅度为2.5V工作电压。从图中可以看出，VG只在前20个μs内有所波动，峰值在0.1334V，M_big处于关闭状态，保护电路不干扰正常的上电过程。与此同时，漏电流峰值大约为89.1nA，出现在16μs附近，这说明VDD上电过程中，漏电流十分小，并且在上电结束后，漏 电流Leakage迅速下降到大约5nA并保持稳定，这说明正常工作中，整个保护电路的漏电超级小，设计非常成功。

图6为图3所示电路在快速上电过程中，总的漏电流Leakage和钳位晶体管M_big栅压VG随时间变化的示意图，VDD上升时间为150ns，幅度为2.5V工作电压。从图中可以看出，快速上电过程中，漏电流Leakage的峰值在232μA，大约出现在93ns。VG峰值在0.267V，大约出现在51ns。可见，在快速上电过程中，至少小到150ns的上升时间，M_big依然保持关闭，最大的漏电流值也只有232μA。这说明，本发明的电路在快速上电中，能够有效避免误触发现象的发生，能用于热插拔等应用之中。

图7为图3和图2所示电路，在正常上电过程中，节点电压VB和VX随时间变化的示意图，VDD上升时间为100μs，幅度为2.5V工作电压，观察时间长达5ms。从图中可以看到，本发明提出的电路的节点电压VB能够快速被下拉到0，并且峰值不超过0.3V；而用作对比的图2电流镜结构，VX峰值大约在0.37V，并且在5ms的时候还大约有0.1V，因而，本发明所示电路不仅拥有电流镜省面积的优点，而且相应下拉NMOS管的栅压能够更快被下拉倒0。

图8为图3和图2所示电路，在正常上电过程中，总的漏电流IB和IX随时间变化的示意图，IB被下拉到稳定漏电值所用时间比IX少，且IB峰值大约在50nA，而IX高达350nA。

图4-图8证明了本发明的电路的正确性和有效性。首先，通过引入做电阻作用的PMOS晶体管MR，能够在较小尺寸下获得大的等效电阻值，减小版图面积；另一方面，ESD脉冲刚刚来临是，其栅压为0，此时等效RC时间常数较小，而之后，随着其栅压的升高，等效RC时间常数变大，从而可以有效避免误触发；另外通过引入新的电路结构，代替原有的电流镜结构，不仅可以同样减小面积，而且相应下拉NMOS管的栅压能够被更快下拉到0电位，从而减小芯片在正常上电以及工作过程中遭受ESD冲击时的漏电流。本发明的电路在正常上电、150ns的快速上电以及ESD冲击事件中，表现优异，稳定工作时的漏电流只有5nA,实现了超低漏电。

上述PMOS晶体管是指N型衬底，P型沟道的金属氧化物半导体场效应晶体管；上述NMOS晶体管是指P型衬底，N型沟道的金属氧化物半导体场效应晶体管。

以上实施方式仅用于说明本发明，而非对本发明的限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。

Claims (5)

1.一种瞬态触发静电放电保护电路，包括瞬态触发模块、钳位晶体管开启模块、以及钳位晶体管；

其特征在于，所述瞬态触发模块还包括二极管D₁、二极管D_C、NMOS晶体管M_N1、M_N2，PMOS晶体管M_R；

所述PMOS晶体管M_R的源极与电源管脚VDD相连，所述PMOS晶体管M_R的漏极与所述二极管D_C的阴极相连，所述二极管D_C的阳极与所述二极管D₁的阳极相连，所述二极管D₁的阴极接地，所述NMOS晶体管M_N1的漏极与所述二极管D_C的阳极相连，所述NMOS晶体管M_N1的源极接地，所述NMOS晶体管M_N1的栅极接所述二极管D₁的阳极，所述NMOS晶体管M_N2的漏极与所述二极管D₁的阴极相连，所述NMOS晶体管M_N2的源极接地，所述NMOS晶体管M_N2的栅极与所述二极管D_C的阴极相连，所述PMOS晶体管M_R的栅极与所述钳位晶体管开启模块的一级反相器的输出端连接。

2.根据权利要求1所述的一种瞬态触发静电放电保护电路，其特征在于，所述PMOS晶体管M_R等效为电阻，所述二极管D_C等效为电容。

3.根据权利要求1或2所述的一种瞬态触发静电放电保护电路，其特征在于，所述钳位晶体管开启模块包括由电阻R、PMOS晶体管M_P构成的一级反相器、由PMOS晶体管M_P01、NMOS管M_N01构成的二级反相器以及由PMOS晶体管M_P02、NMOS管M_N02构成的三级反相器；

所述钳位晶体管开启模块的连接关系具体为：

所述电阻R的一端接地，另一端与所述PMOS晶体管M_R的栅极、所述PMOS晶体管M_P的漏极相连，所述PMOS晶体管M_P的源极接所述电源管脚VDD，所述PMOS晶体管M_P的栅极与所述二极管D_C的阴极相连；所述NMOS晶体管M_N01的源极接地，其栅极与所述PMOS晶体管M_P的漏极相连，所述NMOS晶体管M_N01的漏极与所述NMOS晶体管M_N02的栅极以及所述PMOS晶体管M_P01的漏极相连，所述NMOS晶体管M_N02的源极接地，所其漏极与所述PMOS晶体管M_P02的漏极相连，所述PMOS晶体管M_P02的栅极与所述NMOS晶体管M_N01的漏极相连，所述PMOS晶体管M_P01的源极接所述电源管脚VDD，所述PMOS晶体管M_P01的栅极与所述电阻R的另一端相连。

4.根据权利要求3所述的一种瞬态触发静电放电保护电路，其特征在于，所述钳位晶体管为NMOS晶体管M_big，所述NMOS晶体管M_big的栅极与所述NMOS晶体管M_N02的漏极相连，所述NMOS晶体管M_big的源极接地，所述NMOS晶体管M_big的漏极接所述电源管脚VDD。

5.根据权利要求4所述的一种瞬态触发静电放电保护电路，其特征在于，所述瞬态触发模块，通过电流脉冲上升时间识别是否为静电放电冲击，若是，则发送第一响应信号至所述钳位晶体管开启模块；

所述钳位晶体管开启模块，根据所述第一响应信号开启所述钳位晶体管；

所述钳位晶体管，用于泄放静电放电脉冲带来的静电电荷。