CN103107528A

CN103107528A - 一种电源钳位静电放电保护电路

Info

Publication number: CN103107528A
Application number: CN2012105760539A
Authority: CN
Inventors: 王源; 刘琦; 陆光易; 曹健; 贾嵩; 张兴
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2012-12-26
Filing date: 2012-12-26
Publication date: 2013-05-15
Anticipated expiration: 2032-12-26
Also published as: CN103107528B

Abstract

本发明提供一种电源钳位静电放电保护电路，包括有电源管脚、接地管脚，以及用于感应静电放电电压的判定电路（310）；用于将所述判定电路（310）感应到的静电放电电压信号记录并保留，以提供延时的延时电路（320）；用于将所述延时电路（320）保留的静电放电电压信号转换为静电放电触发信号的触发电路（330）和用于在接收到所述静电放电触发信号后，泄放静电电流的钳位电路（340）；本发明将判断电路和延时电路分开，避免了快速上电可能引起的钳位电路误触发，同时，在静电放电冲击时能够使所述钳位电路获得更长的开启时间，提高静电放电保护的可靠性。

Description

一种电源钳位静电放电保护电路

技术领域

本发明涉及集成电路芯片静电放电（Electronic Static Discharge，ESD）保护技术领域，特别涉及一种判定单元和延时单元分开的电源钳位ESD保护电路。

背景技术

随着集成电路工艺特征尺寸的不断缩小，芯片的防静电泄放能力已经成为保证内部电路可靠工作的关键因素。静电泄放现象是指当两个带有不等电势的物体靠近或者接触时，二者之间发生静电电荷转移的瞬态过程。在先进的集成电路工艺水平下，器件的栅氧化层很薄，其等效的栅氧化层电容很小，当静电电荷积累在栅氧化层上时，会形成很大的等效栅压，导致器件或者电路的失效。对于集成电路芯片来说，静电冲击有不同的模式，对应也有不同的保护电路。在电源管脚对接地管脚或者输入/输出管脚对输入/输出管脚的冲击模式下，静电电荷会流经内部功能电路模块，造成内部电路的损伤。电源钳位ESD保护电路主要是针对上述两种冲击模式，在冲击来临时，给芯片提供一个有效的静电电荷释放通路，保证芯片内部功能电路不受冲击的损伤。

已有的电源钳位ESD保护电路的设计需要满足如下的条件：在ESD冲击来临时，由保护电路的电容-电阻或者电阻-电容模块给出一个有效信号，打开钳位晶体管以释放静电电荷。在正常充电电压来临时，钳位晶体管要求不被打开。

电源快速上电使电源钳位ESD保护电路面临挑战：为了防止钳位ESD电路的误触发，需要电容-电阻或者电阻-电容模块的时间常数尽可能小；但是，太小的时间常数不能够保证钳位晶体管在ESD冲击之下有足够的开启时间。

图1所示为一种现有技术的电源钳位ESD保护电路，其工作原理如下：当一个ESD脉冲作用到电源管脚VDD时，节点B的电压上拉为VDD管脚的电压水平，经过两级反相器，钳位晶体管1的栅极电压上拉至电源管脚VDD的电压水平，然后钳位晶体管1启动，开始释放ESD冲击积累的静电电荷。等到由电阻R1和电容C1耦合的时间常数过去之后，节点B的电压变为逻辑低电平，经过两级反相器，钳位晶体管1的栅极电压下拉至接地管脚的电压水平，结束ESD保护过程。

正常上电的充电电压作用到电源管脚VDD时，节点B的电压会维持在接地管脚的电压水平，经过两级反相器，钳位晶体管1栅压始终处于低电平状态，保证了钳位晶体管1在正常上电时不被触发。

如图1所示的现有技术的问题在于：电容C1和电阻R1同时承担了判定和延时的任务。为了获得足够的ESD开启延时（例如500ns），必须有足够大的电容C1和电阻R1，但是，这样在电源发生快速上电（例如100ns上升时间）时，经过电阻R1对电容C1的充电就会跟不上变化，此时，就会导致钳位晶体管1的误触发。

发明内容

为解决上述问题，本发明提供一种电源钳位静电放电保护电路，该保护电路将判断电路和延时电路分开，避免了快速上电可能引起的钳位电路误触发，同时，在静电放电冲击时能够使所述钳位电路获得更长的开启时间，提高静电放电保护的可靠性。

为实现以上目的，本发明通过以下技术方案予以实现：

一种电源钳位静电放电保护电路，包括有电源管脚、接地管脚、判定电路、延时电路、触发电路及钳位电路；其中：

电源管脚，用于连接电源，以提供电源电压；

接地管脚，用于提供低电平；

判定电路，其连接于所述电源管脚及接地管脚之间，用于感应静电放电的电压信号；

延时电路，其输入端与所述判定电路的输出端相连，用于将所述判定电路感应到的静电放电电压信号记录并保留，以提供延时；

触发电路，其输入端与所述延时电路的输出端相连，用于将所述延时电路保留的静电放电电压信号转换为静电放电触发信号；

钳位电路，其连接于所述电源管脚及接地管脚之间，且其输入端与所述触发电路的输出端相连，用于在接收到所述静电放电触发信号后，泄放静电电流。

优选的，所述判定电路为二极管-容抗-阻抗电路，其进一步包括：

二极管，其阳极连接于所述电源管脚，其阴极与第一容抗元件的一端相连，并形成第一连接点；

所述第一容抗元件的另一端与第一阻抗元件的一端相连，并形成第二连接点；所述第一阻抗元件的另一端连接于所述接地管脚；

所述第二连接点为该判定电路的输出端，其为所述延时电路提供静电放电电压信号。

优选的，所述第一容抗元件为电容，所述第一阻抗元件为电阻器。

优选的，所述延时电路进一步包括：

第二阻抗元件，其第一端点连接至所述电源管脚；

第二容抗元件，其第一端点连接至所述电源管脚；

第一N型MOS晶体管，其栅极连接至所述判定电路的输出端，其漏极连接至所述第二阻抗元件的第二端点，其源极连接至所述接地管脚；

第二N型MOS晶体管，其栅极和漏极连接至所述第二容抗元件的第二端点，其源极连接至所述第二阻抗元件的第二端点；

第一P型MOS晶体管，其栅极和漏极连接至所述第二容抗元件的第二端点，其源极连接至所述第二阻抗元件的第二端点；

第二P型MOS晶体管，其栅极连接至所述第二容抗元件的第二端点，其漏极连接至所述接地管脚，其源极连接至所述第二阻抗元件的第二端点；

所述第二阻抗元件的第二端点为该延时电路的输出端，其为所述触发电路提供静电放电电压信号。

优选的，所述第二阻抗元件为电阻器，所述第二容抗元件为电容。

优选的，所述触发电路进一步包括：

第三P型MOS晶体管，其栅极连接至所述延时电路的输出端，其源极连接至所述电源管脚；

第三N型MOS晶体管，其栅极连接至所述延时电路的输出端，其源极连接至所述接地管脚，其漏极连接至所述第三P型MOS晶体管的漏极；

所述第三N型MOS晶体管的漏极为该触发电路的输出端，其为所述钳位电路提供所述静电放电触发电压信号。

优选的，所述钳位电路为N沟道钳位晶体管，其栅极连接至所述触发电路的输出端，其源极连接至所述接地管脚，其漏极连接至所述电源管脚。

本发明通过提供一种电源钳位静电放电保护电路，该保护电路将判断电路和延时电路分开，避免了快速上电可能引起的钳位电路误触发，同时，在静电放电冲击时能够使所述钳位电路获得更长的开启时间，提高静电放电保护的可靠性。

附图说明

图1为现有技术中的电源钳位静电放电保护电路图；

图2为本发明一实施例中电源钳位静电放电保护电路的原理框图；

图3为本发明一实施例的电源钳位静电放电保护电路图；

图4（a）、（b）分别为图1、图3中电源钳位静电放电保护电路在ESD脉冲作用下的仿真结果；

图5（a）、（b）分别是图1、图3中电源钳位静电放电保护电路在电源快速上电情况下的仿真结果。

具体实施方式

下面对于本发明所提出的一种电源钳位静电放电保护电路，结合附图和实施例详细说明。

如图2和图3所示，本发明提供一种电源钳位静电放电保护电路，包括有电源管脚VDD、接地管脚VSS、判定电路310、延时电路320、触发电路330及钳位电路340；其中：

电源管脚VDD，用于连接电源，以提供电源电压；

接地管脚VSS，用于提供低电平；

判定电路310，其连接于所述电源管脚VDD及接地管脚VSS之间，用于感应静电放电的电压；

延时电路320，其输入端与所述判定电路310的输出端相连，用于将所述判定电路310感应到的静电放电电压信号记录并保留，以提供延时；

触发电路330，其输入端与所述延时电路320的输出端相连，用于将所述延时电路320保留的静电放电电压信号转换为静电放电触发信号；

钳位电路340，其连接于所述电源管脚VDD及接地管脚VSS之间，且其输入端与所述触发电路330的输出端相连，用于在接收到所述静电放电触发信号后，泄放静电电流。

优选的，如图3所示，所述判定电路310为二极管-容抗-阻抗电路，其进一步包括：

二极管311，其阳极连接于所述电源管脚VDD，其阴极与第一容抗元件的一端相连，并形成第一连接点A，即所述二极管311连接于所述电源管脚VDD和所述第一连接点A之间；

所述第一容抗元件的另一端与第一阻抗元件的一端相连，并形成第二连接点B；即所述第一容抗元件连接于所述第一连接点A及第二连接点B之间；所述第一阻抗元件的另一端连接于所述接地管脚VSS；

所述第二连接点B为该判定电路310的输出端，其为所述延时电路320提供静电放电电压信号。

优选的，所述第一容抗元件为电容312，所述第一阻抗元件为电阻器313。

优选的，所述延时电路320进一步包括：

第二阻抗元件，其第一端点连接至所述电源管脚VDD；

第二容抗元件，其第一端点连接至所述电源管脚VDD；

第一N型MOS晶体管323，其栅极连接至所述判定电路310的输出端，其漏极连接至所述第二阻抗元件的第二端点，其源极连接至所述接地管脚VSS；

第二N型MOS晶体管324，其栅极和漏极连接至所述第二容抗元件的第二端点，其源极连接至所述第二阻抗元件的第二端点；

第一P型MOS晶体管325，其栅极和漏极连接至所述第二容抗元件的第二端点，其源极连接至所述第二阻抗元件的第二端点；

第二P型MOS晶体管326，其栅极连接至所述第二容抗元件的第二端点，其漏极连接至所述接地管脚VSS，其源极连接至所述第二阻抗元件的第二端点；

所述第二阻抗元件的第二端点为该延时电路320的输出端，其为所述触发电路330提供静电放电电压信号。

优选的，所述第二阻抗元件为电阻器321，所述第二容抗元件为电容322。

优选的，所述触发电路330进一步包括：

第三P型MOS晶体管331，其栅极连接至所述延时电路320的输出端，其源极连接至所述电源管脚VDD；

第三N型MOS晶体管332，其栅极连接至所述延时电路320的输出端，其源极连接至所述接地管脚VSS，其漏极连接至所述第三P型MOS晶体管331的漏极；

所述第三N型MOS晶体管332的漏极为该触发电路330的输出端，其为所述钳位电路340提供所述静电放电触发电压信号。

优选的，所述钳位电路340为N沟道钳位晶体管341，其栅极连接至所述触发电路330的输出端，其源极连接至所述接地管脚VSS，其漏极连接至所述电源管脚VDD。

所述钳位电路340进一步用于在接收到所述静电放电触发信号后，提供一个电源与地之间的低阻通道，以泄放静电电流，保护内部电路；需要说明的是，此处的N沟道钳位晶体管341可由其他钳位器件代替，例如：可控硅SCR等。

以下内容是对所述电源钳位静电放电保护电路的工作原理进行详细描述，其包括在ESD冲击下和电源快速上电时的工作原理：

当发生ESD冲击式，即突然出现一个电源VDD到地VSS的高压脉冲时，所述第二连接点B的电压上拉到较高电位，第一N型MOS晶体管323导通，并将连接点C下拉到0电位，所述连接点C为电阻器321的第二端点和第二N型MOS晶体管324的源极连接点；再通过第二N型MOS晶体管324将连接点E下拉到较低电位，所述连接点E为所述第二N型MOS晶体管324的栅极和漏极与所述电容322第二端点的连接点，所述连接点C为0电位且连接点D为高电位，则N沟道钳位晶体管341开启，此处的连接点D为所述N沟道钳位晶体管341的栅极与所述第三N型MOS晶体管332的漏极的连接点；短时间后所述第二连接点B变为0电位，所述第一N型MOS晶体管323关断，通过电阻器321对连接点C充电，所述连接点C变为高电平后，连接点D变为低电位，所述N沟道钳位晶体管341关断。其中，第一P型MOS晶体管325与第二P型MOS晶体管326构成电流镜，有效增加连接点C充电时的等效电容，从而增大关断延时。

另一方面，当快速上电(设上升时间为100ns)时，由于电阻器313和电容312耦合的时间常数很小（约20ns），且二极管311承受一部分压降（约为其导通电压），从而保证连接点B的电压不会被上拉到较高电位，此时第一N型MOS晶体管323关断；同时，电源管脚VDD通过并联的电阻器321与电容322，将连接点C上拉到高电平，此时所述连接点D为0电位，所述N沟道钳位晶体管341关断。

下面，将利用电路仿真工具HSPICE分别对图1和图3中的电源钳位静电放电保护电路进行仿真，本次仿真基于标准CMOS130nm工艺库。

首先对两个电路的ESD性能进行仿真，图4（a）、（b）分别是图1、图2中两种ESD保护电路在ESD脉冲作用下的仿真结果；用峰值为2V，上升时间为5ns的方波模拟ESD电压；可以看出，在延时电路的时间常数都取为500ns时，本发明实施例中ESD保护电路仍能获得更大的延时。

再对两个电路的应对快速上电的情形进行仿真，图5（a）、（b）分别是图1、图3中两种ESD保护电路在电源快速上电情况下的仿真结果；设电源电压峰值1.2V，上升时间100ns；可以看出，如图1的现有技术中ESD电路明显会引起误触发，而本发明实施例中的ESD保护电路能保证较好的关断，避免误触发。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims

1.一种电源钳位静电放电保护电路，其特征在于，包括有电源管脚、接地管脚、判定电路（310）、延时电路（320）、触发电路（330）及钳位电路（340）；其中：

电源管脚，用于连接电源，以提供电源电压；

接地管脚，用于提供低电平；

判定电路（310），其连接于所述电源管脚及接地管脚之间，用于感应静电放电的电压信号；

延时电路（320），其输入端与所述判定电路（310）的输出端相连，用于将所述判定电路（310）感应到的静电放电电压信号记录并保留，以提供延时；

触发电路（330），其输入端与所述延时电路（320）的输出端相连，用于将所述延时电路（320）保留的静电放电电压信号转换为静电放电触发信号；

钳位电路（340），其连接于所述电源管脚及接地管脚之间，且其输入端与所述触发电路（330）的输出端相连，用于在接收到所述静电放电触发信号后，泄放静电电流。

2.如权利要求1所述的电源钳位静电放电保护电路，其特征在于，所述判定电路（310）为二极管-容抗-阻抗电路，其进一步包括：

二极管（311），其阳极连接于所述电源管脚，其阴极与第一容抗元件的一端相连，并形成第一连接点；

所述第二连接点为该判定电路（310）的输出端，其为所述延时电路（320）提供静电放电电压信号。

3.如权利要求2所述的电源钳位静电放电保护电路，其特征在于，所述第一容抗元件为电容（312），所述第一阻抗元件为电阻器（313）。

4.如权利要求1所述的电源钳位静电放电保护电路，其特征在于，所述延时电路（320）进一步包括：

第二阻抗元件，其第一端点连接至所述电源管脚；

第二容抗元件，其第一端点连接至所述电源管脚；

第一N型MOS晶体管（323），其栅极连接至所述判定电路（310）的输出端，其漏极连接至所述第二阻抗元件的第二端点，其源极连接至所述接地管脚；

第二N型MOS晶体管（324），其栅极和漏极连接至所述第二容抗元件的第二端点，其源极连接至所述第二阻抗元件的第二端点；

第一P型MOS晶体管（325），其栅极和漏极连接至所述第二容抗元件的第二端点，其源极连接至所述第二阻抗元件的第二端点；

第二P型MOS晶体管（326），其栅极连接至所述第二容抗元件的第二端点，其漏极连接至所述接地管脚，其源极连接至所述第二阻抗元件的第二端点；

所述第二阻抗元件的第二端点为该延时电路（320）的输出端，其为所述触发电路（330）提供静电放电电压信号。

5.如权利要求4所述的电源钳位静电放电保护电路，其特征在于，所述第二阻抗元件为电阻器（321），所述第二容抗元件为电容（322）。

6.如权利要求1所述的电源钳位静电放电保护电路，其特征在于，所述触发电路（330）进一步包括：

第三P型MOS晶体管（331），其栅极连接至所述延时电路（320）的输出端，其源极连接至所述电源管脚；

第三N型MOS晶体管（332），其栅极连接至所述延时电路（320）的输出端，其源极连接至所述接地管脚，其漏极连接至所述第三P型MOS晶体管（331）的漏极；

所述第三N型MOS晶体管（332）的漏极为该触发电路（330）的输出端，其为所述钳位电路（340）提供所述静电放电触发电压信号。

7.如权利要求1所述的电源钳位静电放电保护电路，其特征在于，所述钳位电路（340）为N沟道钳位晶体管（341），其栅极连接至所述触发电路（330）的输出端，其源极连接至所述接地管脚，其漏极连接至所述电源管脚。