CN103400827A - 90纳米cmos工艺下带偏置电路的静电放电箝位电路 - Google Patents

90纳米cmos工艺下带偏置电路的静电放电箝位电路 Download PDF

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Abstract

本发明公开了一种90纳米CMOS工艺下带偏置电路的静电放电箝位电路，主要解决现有90纳米CMOS工艺下的静电放电箝位电路中，RC网络静态漏电大的问题。该电路包括RC网络、反相器、箝位器件和偏置电路；偏置电路给RC网络里的PMOS管Mp3提供栅极的偏置电压Vb，由于偏置电压Vb是高电压，故PMOS管Mp3的源栅电压减小，等效电阻增大，使RC网络的静态漏电减小；静电放电时，受偏置的RC网络检测到静电放电后，给反相器输入检测电压CLK，反相器接收到该检测电压后，给箝位器件输入栅极驱动电压Vg，以开启箝位器件，泄放静电放电电荷。本发明提高了90纳米CMOS工艺下静电放电箝位电路的能效，可用于集成电路的设计。

Description

90纳米CMOS工艺下带偏置电路的静电放电箝位电路
技术领域
本发明属于电子电路技术领域，涉及静电放电保护，特别涉及一种90纳米CMOS工艺下带偏置电路的静电放电箝位电路，可用于集成电路设计。
背景技术
在集成电路的制造、封装、运输和使用过程中，各种形式的静电放电事件都有可能发生。静电放电事件具有瞬时大应力的特点，是集成电路的主要失效形式之一。静电放电事件是不能完全避免的，所以在集成电路设计和制造时必须考虑静电放电保护。静电放电事件的强度可以用电压来等效，比如在人体模型中，能看到电火花的静电放电事件的等效电压一般就高达3kV以上。集成电路自身抗静电放电能力很弱，特别是CMOS工艺中MOSFET的栅极非常脆弱，如果没有专门的静电放电保护电路，只需要几十伏的等效电压就可以损毁大部分集成电路，而通常集成电路的静电放电防护等级要求都在2kV等效电压以上。因此静电放电保护对于集成电路非常重要，当前几乎所有的集成电路都具有静电放电保护电路。随着CMOS工艺特征尺寸不断减小，越来越薄的栅氧化层和越来越浅的结深，给芯片带来更严峻的静电放电问题，静电放电设计的条件变得更加苛刻。
静电放电箝位电路是全芯片静电放电保护的一部分，RC触发、MOSFET作为箝位器件的静电放电箝位电路被广泛应用。其基本结构由检测电路、反相器和箝位器件组成，其中检测电路通常由RC网络组成，可以准确的检测静电放电，箝位器件通常为一个具有很大尺寸的金属氧化物半导体场效应晶体管MOSFET。一般芯片的正常上电时间在100微秒以上，而一般的静电放电上电时间在10纳秒以下，所以需要把RC网络的时常数设置在10纳秒和100微秒之间，来区分静电放电和芯片正常上电。为了完全泄放静电放电电荷，一般需要箝位器件开启1微秒左右，所以经常把RC网络的时常数设置在1微秒。由于MOSFET电容的单位面积电容值较大，所以静电放电箝位电路中常采用MOSFET电容。随着微电子技术的不断发展，在纳米级CMOS工艺中，由于MOSFET的栅氧化层的进一步变薄，栅极电流的直接隧穿效应变得非常明显，MOSFET电容的静态漏电显著增大，时常数为1微秒的RC网络所产生的静态漏电通常可达几百纳安甚至微安级，使得静态漏电成为静电放电箝位电路的主要问题之一。
图1所示为现有技术的RC触发、MOSFET作为箝位器件的静电放电箝位电路。其中两个MOSFET电容C1和C2经过串联代替传统的电容，PMOS管Mp1代替传统的电阻，NMOS管Mn2是箝位器件。两个电容C1和C2串联是为了减小单个电容上的电压降，从而减小RC网络的静态电流。但是，这种简单的通过两个电容串联替代原有的一个电容改善静态漏电的效果并不明显，依然会出现RC网络的静态漏电大的问题。
发明内容
本发明的目的在于针对上述已有技术的不足，提出一种90纳米CMOS工艺下带偏置电路的静电放电箝位电路，通过减小电路中RC网络的静态漏电，解决整个静电放电箝位电路的静态漏电问题。
实现本发明目的技术思路是：增大静电放电箝位电路中的RC网络的等效电阻，以减小对电容面积的需求，从而减小RC网络的静态漏电。整个静电放电箝位电路包括：
RC网络，由第一电容C1、第二电容C2和第三PMOS管Mp3连接组成，用于检测静电放电，并输出检测电压CLK；
反相器，由第四PMOS管Mp4与第一NMOS管Mn1连接组成，用于加强检测电压CLK，并给箝位器件输入栅极驱动电压Vg；
箝位器件，用于在静电放电时开启，以泄放静电放电电荷；
其特征在于，RC网络的输入端设有偏置电路，用于给RC网络提供偏置电压Vb，提高RC网络中第三PMOS管Mp3的等效电阻，以减小对电容面积的需求，从而减小RC网络的漏电；
所述偏置电路，包括第一PMOS管Mp1和第二PMOS管Mp2，该第一PMOS管Mp1，其漏极连接到地电压VSS，其栅极与漏极连接，并连接到第二PMOS管Mp2的漏极；该第二PMOS管Mp2，其源极连接到电源电压VDD，其栅极与源极连接，并连接到第一PMOS管Mp1的源极，并给RC网络输入偏置电压Vb；
上述90纳米CMOS工艺下带偏置电路的静电放电箝位电路，其特征在于RC网络中第一电容C1与第二电容C2串联连接，且第一电容C1的另一端连接到地电压VSS，第二电容C2的另一端连接到第三PMOS管Mp3的漏极；第三PMOS管Mp3作为电阻使用，其源极连接到电源电压VDD，其栅极连接到偏置电压Vb，其漏极连接到第二电容C2的一端，并给反相器输如检测电压CLK；
上述90纳米CMOS工艺下带偏置电路的静电放电箝位电路，其特征在于反相器中的第四PMOS管Mp4，其源极连接到电源电压VDD，其栅极连接到检测电压CLK，其漏极连接到第一NMOS管Mn1的漏极，并给箝位器件输出栅极驱动电压Vg；第一NMOS管Mn1，其源极连接到地电压VSS，其栅极连接到检测电压CLK，其漏极连接到第四PMOS管Mp4的漏极；
上述90纳米CMOS工艺下带偏置电路的静电放电箝位电路，其特征在于箝位器件，采用第二NMOS管Mn2，其源极连接到地电压VSS，其漏极连接到电源电压VDD，其栅极连接到栅极驱动电压Vg。
本发明由于采用了偏置电路给RC网络中第三PMOS管Mp3提供栅极电压，减小了第三PMOS管Mp3的源栅电压，增大了第三PMOS管Mp3的等效电阻，使RC网络减小对电容面积的需求，从而减小了RC网络的静态漏电，提高了整个静电放电箝位电路的能效。
附图说明
图1为现有静电放电箝位电路原理图；
图2为本发明的电路原理图；
图3为本发明所在芯片正常上电下的节点电压图；
图4为本发明所在芯片正常上电下的静态漏电图；
图5为本发明在静电放电下的节点电压图。
具体实施方式
以下参照附图及其实施例对本发明作进一步描述。
参照图2，本发明包括：RC网络、反相器、箝位器件和偏置电路；其中：
所述RC网络包括：第一电容C1、第二电容C2和第三PMOS管Mp3；该第一电容C1的一端与第二电容C2的一端连接，第一电容C1的另一端连接到地电压VSS，第二电容C2的另一端连接到第三PMOS管Mp3的漏极；该第三PMOS管Mp3作为电阻使用，其源极连接到电源电压VDD，其栅极连接到偏置电压Vb，其漏极与第二电容C2连接，并给反相器输入检测电压CLK，用于检测静电放电。
所述反相器包括：第四PMOS管Mp4与第一NMOS管Mn1；该第四PMOS管Mp4，其源极连接到电源电压VDD，其栅极连接到检测电压CLK，其漏极连接到第一NMOS管Mn1的漏极，并给箝位器件输出栅极驱动电压Vg；该第一NMOS管Mn1，其源极连接到地电压VSS，其栅极连接到检测电压CLK，其漏极连接到第四PMOS管Mp4的漏极用于加强检测电压CLK，并给箝位器件输入栅极驱动电压Vg；
所述的箝位器件，采用第二NMOS管Mn2，其源极连接到地电压VSS，其漏极连接到电源电压VDD，其栅极连接到栅极驱动电压Vg；
所述偏置电路包括：第一PMOS管Mp1和第二PMOS管Mp2，该第一PMOS管Mp1，其漏极连接到地电压VSS，其栅极与漏极连接，并连接到第二PMOS管Mp2的漏极；该第二PMOS管Mp2，其源极连接到电源电压VDD，其栅极与源极连接，并连接到第一PMOS管Mp1的源极，并给RC网络输入偏置电压Vb，以减小RC网络静态漏电。这是因为由于第一PMOS晶体管Mp1的栅极和其源极连接，所以第一PMOS晶体管Mp1处于常关断状态，而第二PMOS晶体管Mp2是以二极管形式连接的，因此第一PMOS管Mp1的等效电阻远大于第二PMOS管Mp2的等效电阻，使得第一PMOS管Mp1上的压降也远大于第二PMOS管上的压降，所以输入给RC网络的偏置电压Vb处于高电压；又因为RC网络中第三PMOS管Mp3的源栅电压Vsg1为电源电压VDD和偏置电压Vb的差值，即Vsg1=VDD-Vb，所以第三PMOS管Mp3的源栅电压Vsg1远小于电源电压VDD，使得第三PMOS管Mp3的等效电阻很大，从而减小了对电容面积的需求，达到减小静态漏电的目的。
本发明的工作原理如下：
芯片正常上电时，电源电压VDD在1毫秒左右时间内从0上升至1V。由于第一PMOS管Mp1是关断的，所以偏置电路中只有很小的静态漏电；同时由于第二PMOS管Mp2是以二极管形式连接的，所以第二PMOS管Mp2工作在亚阈值区；此外由于第三PMOS管Mp3的栅极连接在偏置电压Vb，所以该第三PMOS管Mp3也工作在亚阈值区，将检测电压CLK上拉到高电压；反相器接收到该高电压后，输出的栅极驱动电压Vg为0，使箝位器件NMOS管Mn2严格关断，不影响芯片的正常工作。
当芯片因各种外界因素接收到静电放电时，电源电压VDD在10纳秒内从0上升至高电压，RC网络对静电放电产生响应，检测电压CLK为低电压；反相器接收到这个低电压，再给箝位器件NMOS管Mn2输入高的栅极驱动电压Vg，使其充分开启，以泄放静电放电电荷。
本发明的效果可通过以下仿真进一步说明：
仿真1，在电源电压VDD为1毫秒内，从0上升到1V的状态下，对本发明在芯片正常上电情况下的工作状态进行仿真，仿真结果包括节点电压和静态漏电，节点电压如图3所示，静态漏电如图4所示。
由图3可见，偏置电压Vb偏置在0.88V时，其第三PMOS管Mp3的源栅电压为0.12V，即处于亚阈值区；当检测电压CLK上拉至高电压0.99V时，栅极驱动电压Vg为0，即箝位器件NMOS管Mn2被严格关断，不影响芯片正常工作；
由图4可见，RC网络的静态漏电为8.4纳安，远小于传统技术中的上百纳安。
仿真2，在电源电压VDD为10纳秒内，从0上升到3V的状态下，对本发明进行静电放电情况的节点电压进行仿真，仿真结果如图5所示。
由图5可见，初始时，偏置电压Vb为2.66V，检测电压CLK保持低电压1.1V，栅极驱动电压Vg为2.9V，箝位器件NMOS管Mn2可以充分开启以泄放静电电荷；随后RC网络逐渐充电，检测电压CLK逐渐升高，栅极驱动电压Vg逐渐下降；栅极驱动电压Vg在1微秒时仍超过1V，说明箝位器件NMOS管Mn2的开启时间超过1微秒，使得箝位器件NMOS管Mn2有足够的开启时间来泄放静电放电电荷，所以本发明可以成功泄放静电放电电荷。
以上描述仅是本发明的一个具体实例，不构成对本发明的任何限制。显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (4)

1.一种90纳米CMOS工艺下带偏置电路的静电放电箝位电路，包括：
RC网络，由第一电容C1、第二电容C2和第三PMOS管Mp3连接组成，用于检测静电放电，并输出检测电压CLK；
反相器，由第四PMOS管Mp4与第一NMOS管Mn1连接组成，用于加强检测电压CLK，并给箝位器件输入栅极驱动电压Vg；
箝位器件，用于在静电放电时开启，以泄放静电放电电荷；
其特征在于，RC网络的输入端设有偏置电路，用于给RC网络提供偏置电压Vb，提高RC网络中第三PMOS管Mp3的等效电阻，以减小对电容面积的需求，从而减小RC网络的漏电；
所述偏置电路，包括第一PMOS管Mp1和第二PMOS管Mp2，该第一PMOS管Mp1，其漏极连接到地电压VSS，其栅极与漏极连接，并连接到第二PMOS管Mp2的漏极；该第二PMOS管Mp2，其源极连接到电源电压VDD，其栅极与源极连接，并连接到第一PMOS管Mp1的源极，并给RC网络输入偏置电压Vb。
2.根据权利要求1所述的90纳米CMOS工艺下带偏置电路的静电放电箝位电路，其特征在于RC网络中第一电容C1与第二电容C2串联连接，且第一电容C1的另一端连接到地电压VSS，第二电容C2的另一端连接到第三PMOS管Mp3的漏极；第三PMOS管Mp3作为电阻使用，其源极连接到电源电压VDD，其栅极连接到偏置电压Vb，其漏极连接到第二电容C2的一端，并给反相器输如检测电压CLK。
3.根据权利要求1所述的90纳米CMOS工艺下带偏置电路的静电放电箝位电路，其特征在于反相器中的第四PMOS管Mp4，其源极连接到电源电压VDD，其栅极连接到检测电压CLK，其漏极连接到第一NMOS管Mn1的漏极，并给箝位器件输出栅极驱动电压Vg；第一NMOS管Mn1，其源极连接到地电压VSS，其栅极连接到检测电压CLK，其漏极连接到第四PMOS管Mp4的漏极。
4.根据权利要求1所述的90纳米CMOS工艺下带偏置电路的静电放电箝位电路，其特征在于箝位器件，采用第二NMOS管Mn2，其源极连接到地电压VSS，其漏极连接到电源电压VDD，其栅极连接到栅极驱动电压Vg。
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