CN103401229A

CN103401229A - 带有反馈加强的电压触发的静电放电箝位电路

Info

Publication number: CN103401229A
Application number: CN2013102802197A
Authority: CN
Inventors: 刘红侠; 杨兆年
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2013-07-04
Filing date: 2013-07-04
Publication date: 2013-11-20

Abstract

本发明公开了一种带反馈加强的电压触发的静电放电箝位电路，主要解决现有电压触发的静电放电箝位电路中，箝位器件泄放效率低的问题。该电路包括触发电路、反馈电路和箝位器件；触发电路检测到静电放电后，给反馈电路输入偏置电压Vb，反馈电路再给触发电路输入反馈电压Vf，短路触发电路中的两个二极管，使触发电路中流过的电流增大，从而增大反馈电路中晶体管的源栅电压，把箝位器件的栅极驱动电压Vg上拉至高电压，使箝位器件充分开启，高效泄放静电放电电荷。本发明提高了电压触发的静电放电箝位电路中箝位器件的泄放效率，可用于集成电路的设计。

Description

带有反馈加强的电压触发的静电放电箝位电路

技术领域

本发明属于集成电路技术领域，涉及集成电路的静电放电保护，特别涉及一种带反馈加强的电压触发的静电放电箝位电路，可用于集成电路的静电放电保护。

背景技术

在集成电路的制造、封装、运输和使用过程中，各种形式的静电放电都有可能发生。静电放电具有瞬时大应力的特点，是集成电路的主要失效形式之一。静电放电是不能完全避免的，所以在集成电路设计和制造时必须考虑静电放电保护。静电放电的强度可以用电压来等效，比如在人体模型中，能看到电火花的静电放电的等效电压一般就高达3kV以上。集成电路自身抗静电放电能力很弱，特别是CMOS工艺中MOSFET的栅极非常脆弱，如果没有专门的静电放电保护，只需要几十伏的等效电压就可以损毁大部分集成电路，而通常集成电路的静电放电防护等级要求都在2kV等效电压以上。因此静电放电保护对于集成电路非常重要，当前几乎所有的集成电路都具有静电放电保护。随着CMOS工艺特征尺寸不断减小，越来越薄的栅氧化层和越来越浅的结深，给芯片带来更严峻的静电放电问题，静电放电设计的条件变得更加苛刻。

在全芯片静电放电防护系统中，电路的电源线和地线之间需要增加静电放电箝位电路，以在静电放电发生时形成从电源线到地线的泄放路径。常见的静电放电箝位电路由触发电路和箝位器件组成，触发电路负责检测静电放电并发送信号给箝位器件。箝位器件得到静电放电信号后就会打开，形成一个低阻通路来泄放静电放电电荷。一种常用的静电放电箝位电路是RC触发的静电放电箝位电路，它可以快速检测静电放电，并开启箝位器件。但是，随着电路工作速度越来越快，特别是一些高速电路中，电源上电速度也在提高，可以达到微秒级甚至更快的上电速度。这样RC触发的静电放电箝位电路就可能误把一些快上电事件当作静电放电，从而发生误触发。

相比于RC触发的静电放电箝位电路，电压触发的静电放电箝位电路具有对快速上电事件免疫的优点，即只有当电源上的电压超过开启电压而处于电过应力情况时，静电放电箝位电路才打开，而与上电速度无关。图1显示了基本的电压触发的静电放电箝位电路，由触发电路和箝位器件组成，其中箝位器件是一个具有很大尺寸的N型金属氧化物场效应晶体管（NMOSFET）Mn1，NMOS管Mn1的开关状态由触发电路控制，静电放电电荷通过NMOS管Mn1泄放。由二极管串D1～D4和电阻R1组成的触发电路，其开启电压为所有二极管开启电压之和，超过了正常工作时的电源电压，因此在芯片正常工作时，这个触发电路不导通，流过的电流极小，所以电阻上的电压降可看作0，也就是说NMOS管Mn1的栅极电压为0，所以NMOS管Mn1是关断的。当静电放电来临时，电源电压上升到较高水平，超过了触发电路的开启电压，触发电路中有电流流过，电阻R1上产生电压降，NMOS管Mn1的栅极电压升高，那么NMOS管Mn1打开，从而泄放静电放电电荷，起到保护作用。

但是，图1所示的电压触发的静电放电箝位电路中，箝位器件NMOS管Mn1的泄放效率较低。这是因为在静电放电时，在电源电压超过开启电压以后，NMOS管Mn1的栅极驱动电压Vg逐渐升高，此时有Vg=VDD-4Vton，Vton是一个二极管的导通电压，VDD是电源电压。所以栅极驱动电压Vg总是比VDD低4个二极管导通电压之和，即NMOS管Mn1的栅极电压不够高，NMOS管Mn1不能充分开启，泄放效率较低。

现有技术中，由于箝位器件的泄放效率较低，通常就需要增大箝位器件的尺寸，来满足一定的防护要求。也就是说虽然箝位器件单位面积上泄放的电流较小，但是由于箝位器件的尺寸增大，因此箝位器件泄放的总电流会提高，从而满足一定的防护要求。显然这种方法增大了版图面积，增加了制造成本。

发明内容

本发明的目的在于针对上述已有技术的不足，提出一种带有反馈加强的电压触发的静电放电箝位电路，以提高静电放电时箝位器件的栅极电压，使得箝位器件充分开启，从而提高箝位器件的泄放效率，减小箝位器件的版图面积。

为实现上述目的，本发明包括：

触发电路，用于感应静电放电，并为后级电路提供偏置电压；

箝位器件，用于在静电放电发生时开启，以泄放静电放电电荷；

其特征在于，触发电路与箝位器件之间连接有反馈电路，该反馈电路用于在静电放电时加强触发信号，输出高的栅极驱动电压给箝位器件，提高箝位器件的泄放效率；该反馈电路包括PMOS管Mp1，NMOS管Mn1和第二电阻R2；

所述PMOS管Mp1，其源极连接到电源电压VDD，其栅极连接到触发电路输入的偏置电压Vb，其漏极通过第二电阻R2连接到地电压VSS；

所述NMOS管Mn1，其源极连接到地电压VSS，其漏极连接到触发电路，并输出反馈电压Vf，其栅极连接到PMOS管Mp1与第二电阻R2的公共端，并输出栅极驱动电压Vg给箝位器件。

上述带有反馈加强的电压触发的静电放电箝位电路，其特征在于触发电路，包括4个二极管D1～D4和第一电阻R1，这4个二极管D1～D4依次连接，且第一二极管D1的负极连接到地电压VSS，第二个二极管D2和第三个二极管D3的公共端连接反馈电路输入的反馈电压Vf，第四个二极管D4的正极与第一电阻R1的一端连接，并输出偏置电压Vb给反馈电路；该第一电阻R1的另一端连接到电源电压VDD。

上述带有反馈加强的电压触发的静电放电箝位电路，其特征在于箝位器件，采用NMOS管Mn2，其栅极连接反馈电路输入的栅极驱动电压Vg，其漏极连接到电源电压VDD，其源极连接到地电压VSS。

本发明与现有技术相比具有以下优点：

本发明由于采用了反馈技术，在静电放电时通过反馈电路短路了触发电路中的2个二极管，增大了触发电路中流过的电流，也就增大了触发电路中电阻上的电压降，从而给箝位器件输出高的栅极驱动电压，使得箝位器件充分开启，从而提高箝位器件的泄放效率，减小了箝位器件的版图面积。

附图说明

图1为现有的电压触发静电放电箝位电路原理图；

图2为本发明的电路原理图；

图3为本发明在静电放电下的仿真结果图；

图4为现有电压触发静电放电箝位电路在静电放电下的仿真结果图；

图5为本发明所在芯片正常上电下的仿真结果。

具体实施方式

以下参照附图及其实施例对本发明作进一步描述。

参照图2，本发明带有反馈加强的电压触发的静电放电箝位电路，包括：触发电路、反馈电路和箝位器件；其中：

所述触发电路包括：4个二极管D1～D4和第一电阻R1，这4个二极管D1～D4依次连接，第一个二极管D1的负极连接到地电压VSS，第一个二极管D1的正极连接到第二个二极管D2的负极，第二个二极管D2的正极连接到第三个二极管D3的负极，第三个二极管D3的正极连接到第四个二极管D4的负极，第四个二极管D4的正极连接到第一电阻R1的一端，第一电阻R1的另一端连接到电源电压VDD，第二个二极管D2和第三个二极管D3的公共端连接反馈电路输入的反馈电压Vf，第四个二极管D4与第一电阻R1的公共端向反馈电路输出偏置电压Vb；

对于第一电阻R1和4个二极管D1～D4的尺寸设计，主要是保证在静电放电时，在电源电压VDD不太高的时候触发电路就能开启，由于本发明基于0.18微米工艺，通常需要在电源电压VDD小于5V时触发电路开启；第一电阻R1的阻值不能太小，通常取20千欧姆～40千欧姆，这样在流过较小电流的时候，就能产生较大的电压降；4个二极管D1～D4串联连接，以使触发电路的开启电压为4个二极管开启电压之和，即接近3V；由于本发明基于0.18微米工艺，芯片正常工作的电压是1.8V，所以触发电路的开启电压高于芯片正常工作的电压，因此不会产生误触发。

所述反馈电路包括：PMOS管Mp1，NMOS管Mn1和第二电阻R2，其中，

PMOS管Mp1，其源极与电源电压VDD相连接，其栅极连接触发电路输入的偏置电压Vb，其漏极通过第二电阻R2连接到地电压VSS；

NMOS管Mn1，其源极连接到地电压VSS，其漏极连接到触发电路，并输出反馈电压Vf，其栅极连接到PMOS管Mp1与第二电阻R2的公共端，并输出栅极驱动电压Vg给箝位器件。

箝位器件NMOS管Mn2，其栅极连接到反馈电路输入的栅极驱动电压Vg，其漏极连接到电源电压VDD，其源极连接到地电压VSS。

本发明的工作原理如下：

在静电放电时，电源电压VDD在10ns时间内从0上升至高电压，超过触发电路的开启电压，触发电路导通，因此触发电路中有电流流过，使第一电阻R1上产生电压降，这意味着PMOS管Mp1有了源栅电压，所以PMOS管Mp1逐渐开启；当PMOS管Mp1逐渐开启后，有电流从PMOS管Mp1流向第二电阻R2时，第二电阻R2上也产生电压降，即栅极驱动电压Vg电压升高；随着栅极驱动电压Vg升高，NMOS管Mn1逐渐导通；由于导通状态的NMOS管Mn1等效电阻远小于第一个二极管D1和第二个二极管D2的等效电阻之和，所以第一个二极管D1和第二个二极管D2相当于被短路，此时触发电路相当于由第一电阻R1、第三个二极管D3、第四个二极管D4和NMOS管Mn1组成，所以触发电路的总电阻降低，总电流增大，于是第一电阻R1上的电压进一步增大，即PMOS管Mp1的源栅电压进一步增大，PMOS管Mp1产生的电流也更大，第二电阻R2上的电压降也进一步增大，从而形成反馈，使栅极驱动电压Vg处于高电压，NMOS管Mn2充分开启，高效地泄放静电放电电荷。

在芯片正常工作情况下，电源电压VDD为1.8V，其触发电路开启电压接近3V，所以此时触发电路不会开启，即触发电路中的二极管都处于关断状态，这样触发电路的漏电流很小，第一电阻R1上的电压降几乎为0，则PMOS管Mp1的源栅电压几乎为0，PMOS管Mp1关断；此时PMOS管Mp1具有非常大的等效电阻，相比之下，第二电阻R2的阻值就非常小，从而把栅极驱动电压Vg拉低至0，保证了NMOS管Mn2在芯片正常工作时处于关断状态。

本发明的效果可通过以下仿真进一步说明：

仿真1，在电源电压VDD为10ns内，从0上升到4V，对本发明进行静电放电仿真，仿真结果如图3所示。由图3可见，初始时偏置电压Vb和反馈电压Vf随着电源电压VDD上升，至接近10ns的时候突然下降，即触发电路开启，反馈发生，同时栅极驱动电压Vg迅速上升至3.2V，保证了NMOS管Mn2可以充分开启，高效泄放静电放电电荷。

仿真2，在电源电压VDD为10ns内，从0上升到4V，对传统电压触发静电放电箝位电路进行静电放电仿真，仿真结果如图4所示。由图4可见，在相同的仿真条件下，栅极驱动电压Vg只上升到1V，相比本发明的电路，NMOS管Mn1的开启效率明显较低；因此，本发明电路对静电放电检测信号的反馈加强是十分有益的。

仿真3，在电源电压VDD为1ms内，从0上升到1.8V，对本发明进行芯片正常上电仿真，仿真结果如图5所示。由图5可见，偏置电压Vb跟随电源电压VDD上升，PMOS管Mp1严格关断，同时栅极驱动电压Vg被第二电阻R2拉低至0，因此NMOS管Mn2也严格关断。

从以上仿真可证明本发明电路结构的可行性，即本发明将NMOS管Mn1的漏极输出反馈电压Vf连接到第二个二极管D2和第三个二极管D3的公共端是完全可行的。这样在触发电路工作时，只是短接了第一个二极管D1和第二个二极管D2，而第三个二极管D3和第四个二极管D4仍然在反馈回路中，整个反馈回路的维持电压超过2V，大于芯片正常工作的1.8V，所以即使本电路因为某些未知因素触发，也会随着电源电压降低到维持电压以下而最终关断，不会持续漏电。

以上描述仅是本发明的一个具体实例，不构成对本发明的任何限制。显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims

1.一种带有反馈加强的电压触发的静电放电箝位电路，包括：

2.根据权利要求1所述的带有反馈加强的电压触发的静电放电箝位电路，其特征在于触发电路，包括4个二极管D1～D4和第一电阻R1，这4个二极管D1～D4依次连接，且第一个二极管D1的负极连接到地电压VSS，第二个二极管D2和第三个二极管D3的公共端连接反馈电路输入的反馈电压Vf，第四个二极管D4的正极与第一电阻R1的一端连接，并输出偏置电压Vb给反馈电路；该第一电阻R1的另一端连接到电源电压VDD。

3.根据权利要求1所述的带有反馈加强的电压触发的静电放电箝位电路，其特征在于箝位器件，采用NMOS管Mn2，其栅极连接反馈电路输入的栅极驱动电压Vg，其漏极连接到电源电压VDD，其源极连接到地电压VSS。