KR20080084066A - 정전기 방전 보호 회로 - Google Patents

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Abstract

본 발명은 반도체 장치용 정전기 방전 보호 회로를 개시하며, 입출력 패드로 유입되는 정전기 전류로부터 내부 회로를 보호하는 정전기 방전 보호 회로에 있어서, 정전기 전류를 제 1 전원 라인 또는 제 2 전원 라인으로 방전하는 제 1 방전부; 입출력 패드와 상기 제 2 전원 라인에서 유입되는 정전기로부터 내부회로를 보호하는 제 2 방전부; 제 1 또는 제 2 전원 라인으로 방전된 상기 정전기 전류를 상반되는 제 1 또는 제 2 전원 라인으로 방전하는 파워클램프부; 및 제 1 또는 제 2 전원 라인으로 방전된 정전기 전류의 전압 강하에 응답하여 검출된 제 1 및 제 2 검출 전압으로 제 1 방전부와 파워클램프부를 구동하는 트리거부; 를 포함하여 구성됨을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로를 포함하여 구성됨을 특징으로 한다.

Description

정전기 방전 보호 회로{Circuit To Protect Semiconductor Device From Electro Static Discharge}
도 1은 종래 기술의 실시예에 따른 정전기 방전 보호 회로.
도 2는 종래 기술의 다른 실시예에 따른 정전기 방전 보호 회로.
도 3은 본 발명의 실시예에 따른 정전기 방전 보호 회로.
도 4a는 종래 기술과 본 발명의 실시예에 따른 정전기 방전 보호 회로의 양성 정전기를 방전하는 동작 파형도.
도 4b는 종래 기술과 본 발명의 실시예에 따른 정전기 방전 보호 회로의 음성 정전기를 방전하는 동작 파형도.
본 발명은 반도체 장치용 정전기 방전 보호 회로에 관한 것으로서, 보다 상세하게는 낮은 동작 전압을 갖는 정전기 방전 보호 회로에 관한 것이다.
일반적으로, 반도체 장치는 입출력 패드와 내부회로 사이에 정전기 유입시 내부회로를 보호하기 위한 정전기 방전 보호 회로를 구비한다.
이는 집적회로의 외부 핀이 대전된 인체나 기계에 접촉되면서, 정전기가 내 부회로로 방전되는 현상을 방지하기 위한 것이다.
한편, 반도체 장치가 고속, 고집적화됨에 따라 내부회로에 구비되는 반도체 소자들은 게이트 산화막 두께가 점점 얇아지고, 정전기가 유입될 때 불량이 되는 문제점이 있었다.
이는 도 1과 같은 종래의 정전기 방전 보호 회로를 통해 살펴볼 수 있는데, 정전기가 발생하더라도 높은 동작전압을 갖는 특성 때문에 정전기가 방전되기 전에 내부회로와 정전기 방전 보호 소자의 게이트 산화막이 파괴될 수 있다.
도 1을 참조하면, 종래의 정전기 방전 보호 회로는 패드를 통해 양성의 정전기가 유입되어 VSS패드로 방전되는 경우, GGNMOS(N10)가 기생 바이폴라 동작을 하며, 이후 GPPMOS(P10)가 기생 다이오드 동작을 통해 상기 양성 정전기를 전원 라인(VCC)으로 인가하고 GGNMOS(N14)를 통해 정전기가 접지 라인(VSS)으로 방전된다.
한편, 음성 정전기가 유입되어 VCC패드로 방전되는 경우, GPPMOS(P10)가 기생 바이폴라 동작을 하며, 이후 기생 바이폴라 동작을 하는 GGNMOS(N14)와 기생 다이오드 동작을 하는 GGNMOS(N10)을 통해 음성 정전기가 전원 라인(VCC)으로 방전된다.
또한, 저항(R10)과 GGNMOS(N12)로 이루어진 CDM 트랜지스터가 입력 버퍼(106) 사이에 구비되어, 내부회로를 보호하게 된다.
도 2를 참조하면, 종래의 다른 정전기 방전 보호 회로는 입출력 패드로부터 양성 정전기가 유입되어 VSS패드로 방전되는 경우, 우선 GPPMOS(P20)는 기생 다이오드로 동작하여 상기 양성 정전기를 전원 라인으로 방전하며, 캐패시터(C20)와 저 항(R22)에 의해 강하된 전압이 GCNMOS(N24)의 문턱전압(Vth)보다 높아지면 GCNMOS(N24)가 턴온되어 상기 양성 정전기를 접지 패드(VSS)로 방전하게 된다. 이때, GCNMOS(N24)의 동작 전압은 약 6.2V이다.
이후, GGNMOS(N20)가 턴온되어 입출력 패드로 유입되는 양성 정전기를 접지 라인을 통해 접지 패드(VSS)로 방전한다. 이때, GGNMOS(N20)의 동작 전압은 약 8.3V이다.
하지만, 정전기가 GCNMOS(N24)로 방전되는 것이 완료되기 전에 높은 전압을 갖고 잇따라 유입되면, GGNMOS(N20)가 동작하기 전에 내부 회로의 게이트 옥사이드파괴가 일어나는 문제가 있다.
반면, 음성 정전기가 유입되어 VCC패드로 방전되는 경우, GPPMOS(P20)는 약 8.1V에서 기생 바이폴라 동작을 하기 때문에 마찬가지로 상기 GPPMOS(P20)가 동작하기 전에 내부 회로의 게이트 옥사이드 파괴가 일어날 수 있다.
상술한 바와 같이 종래의 정전기 방전 보호소자는 높은 동작 전압에서 동작하므로 낮은 게이트 파괴 전압을 갖는 내부 회로와 정전기 방전 보호 소자의 게이트 산화막을 파괴시키는 문제점이 있다.
따라서, 본 발명의 목적은 낮은 동작 전압을 갖는 정전기 방전 보호 회로를 제공하는 데 있다.
본 발명의 다른 목적은 정전기 방전 보호 회로의 동작 속도를 개선하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 정전기 방전 보호 회로는 입출력 패드로 유입되는 정전기 전류로부터 내부 회로를 보호하는 정전기 방전 보호 회로에 있어서, 상기 정전기 전류를 제 1 전원 라인 또는 제 2 전원 라인으로 방전하는 제 1 방전부; 상기 입출력 패드와 상기 제 2 전원 라인에서 유입되는 정전기로부터 내부회로를 보호하는 제 2 방전부; 상기 제 1 또는 제 2 전원 라인으로 방전된 상기 정전기 전류를 상반되는 제 1 또는 제 2 전원 라인으로 방전하는 파워클램프부; 및 상기 제 1 또는 제 2 전원 라인으로 방전된 상기 정전기 전류의 전압 강하에 응답하여 검출된 제 1 및 제 2 검출 전압으로 상기 제 1 방전부와 상기 파워클램프부를 구동하는 트리거부; 를 포함하여 구성됨을 특징으로 한다.
여기에서, 상기 제 1 방전부는 상기 제 1 전원 라인과 상기 입출력 패드 사이에 연결되며 상기 제 1 검출 전압을 게이트로 인가받는 PMOS 트랜지스터; 와 상기 제 2 전원 라인과 상기 입출력 패드 사이에 연결되며 상기 제 2 검출 전압을 게이트로 인가받는 제 1 NMOS 트랜지스터;를 포함하여 구성될 수 있다.
그리고, 상기 각 트랜지스터는 소스와 벌크가 연결됨을 특징으로 한다.
또한, 상기 제 2 방전부는 상기 입출력 패드와 상기 내부회로 사이에 연결되는 저항과, 상기 저항과 상기 내부회로에 일단이 연결되고 상기 제 2 전원 라인과 타단이 연결되는 GGNMOS 트랜지스터를 포함하여 구성될 수 있다.
한편, 상기 파워클램프부는 상기 제 1 또는 제 2 전원 라인 사이에 소스와 벌크가 연결되고, 상기 제 2 검출 전압이 게이트에 연결되는 제 2 NMOS 트랜지스터 를 구비할 수 있다.
여기에서, 상기 제 2 NMOS 트랜지스터는 소스와 벌크가 연결되는 것을 특징으로 한다.
아울러, 상기 트리거부는 상기 제 1 전원라인과 상기 제 1 방전부 사이에 연결되어 상기 제 1 검출 전압을 생성하는 제 1 저항; 상기 제 2 전원 라인과 상기 제 1 방전부 사이에 연결되어 상기 제 2 검출 전압을 생성하는 제 2 저항; 및 상기 제 1 및 제 2 저항 사이에 연결되는 다이오드 체인; 을 포함하여 구성됨을 특징으로 한다.
이중, 상기 다이오드 체인은 직렬로 연결된 복수 개의 다이오드들로 구성됨을 특징으로 한다.
또한, 상기 다이오드 체인은 상기 내부 회로의 정상 동작 전압보다 높은 전압에서 구동될 수 있도록 조절됨이 바람직하다.
한편, 상기 제 1 전원 라인은 전원 전압 라인이고, 상기 제 2 전원 라인은 접지 전압 라인으로 구성됨을 포함한다.
이하, 본 발명에 따른 정전기 방전 보호 회로의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 3을 참조하면, 본 발명의 실시예에 따른 정전기 방전 보호 회로는 전원 라인(36)과 정전기를 방전하는 제 1 방전부(300), 제 2 방전부(302), 트리거부(304), 및 파워 클래프부(306)를 포함하여 구성된다.
제 1 방전부(300)는 입출력 패드(IO)로부터 인가된 전압에 따라 선택적으로 동작하는 PMOS 트랜지스터(P30)와 NMOS 트랜지스터(N30)가 직렬로 연결된다. 이들 각 트랜지스터는 소스와 벌크가 연결되어 인가되는 정전기의 특성에 따라 기생 다이오드와 MOS 트랜지스터로써 동작을 한다.
제 2 방전부(302)는 저항(R30)과 GGNMOS(N32)로 구성되며, 내부 회로로 방전되는 정전기를 방지한다.
파워클램핑부(306)는 전원 라인(36)과 접지 라인(38) 사이에서 유입된 정전기를 방전시키기 위한 NMOS 트랜지스터(N34)로 구성된다.
트리거부(304)는 전원 라인(36)과 접지 라인(38) 사이에 직렬로 연결된 두 저항(R32, R34) 사이에 다이오드 체인 즉, 다이오드들(D1, D2, D3,…Dn)로 구성된다.
여기서, 다이오드 체인은 내부 회로(208)의 정상 동작 전압 이상에서 동작되도록 상기 다이오드들(D1, D2, D3,…Dn)의 수를 조절할 수 있다.
그리고, 각 다이오드의 캐소드는 저항(R34)을 향하고, 애노드는 저항(R32)을 향해 직렬로 연결된다.
도 3을 참조하여, 본 발명의 정전기 방전 보호 회로의 동작을 살펴본다.
입출력 패드를 통해 양성 정전기가 유입되어 VSS패드로 방전되는 경우, 먼저 제 1 방전부(300)는 PMOS 트랜지스터(P30)가 순간적으로 높은 전압을 갖는 정전기에 의해 드레인과 웰의 경로를 따라 전하들이 이동하는 다이오드 동작을 하여 양성 정전기를 전원 라인(36)으로 방전하고, 전원 라인(36)으로 방전된 정전기는 트리거부(304)를 통해 접지 패드(VSS)로 방전된다.
여기서, 트리거부(304)의 저항(R32)과 다이오드들(D1, D2, D3,…Dn)을 통해 방전되는 정전기는 저항(R34)에 의해 노드(N4)에 전압강하가 발생하고, 이렇게 강하된 전압이 NMOS 트랜지스터(N30)의 문턱 전압만큼 상승하면 NMOS 트랜지스터(N30)의 채널이 형성되어, 양성 정전기가 NMOS 트랜지스터(N30)의 채널을 통해 접지 패드(VSS)로 방전된다.
이후, 정전기 방전에 의한 전류가 증가함에 따라 노드(N4)에서 강하된 전압이 NMOS 트랜지스터(N34)의 게이트에 인가되어, NMOS 트랜지스터(N34)의 게이트 전압을 상승시킨다.
이러한 NMOS 트랜지스터(N34)의 게이트 전압이 NMOS 트랜지스터(N34)의 문턱 전압 이상으로 상승하면, NMOS 트랜지스터(N34)는 채널을 형성하여 전원 라인(36)에 존재하는 정전기를 접지 라인(38)을 통해 접지 패드(VSS)로 방전하게 된다.
반면, 음성 정전기가 입출력 패드를 통해 유입되어 VCC패드로 방전되는 경우, 제 1 방전부(300)의 NMOS 트랜지스터(N30)가 기생 다이오드로 동작하여, 음성 정전기를 접지 라인(38)으로 방전한다.
이후, 트리거부(304)는 저항(R34)과 다이오드 체인들(D1, D2, D3, …Dn)을 통해 방전되는 정전기에 의해 노드(N3)에 전압 강하가 발생하고, 이렇게 강하된 전압은 PMOS 트랜지스터(P30)의 게이트에 인가되어, PMOS 트랜지스터(P30)의 문턱 전압 만큼 상승하며 PMOS 트랜지스터(P30)의 채널을 형성하게 되어 상기 채널을 통해 음성의 정전기를 전원 패드(VCC)로 방전한다.
이후, 정전기 방전에 의한 전류가 증가함에 따라 NMOS 트랜지스터(N30)와 저 항(R34)에 의해 노드(N4)의 전압이 상승되어 NMOS 트랜지스터(N34)의 게이트에 인가되어 NMOS 트랜지스터의(N34) 문턱 전압만큼 상승하면, NMOS 트랜지스터(N34)의 채널이 형성되어 상기 채널을 통해 음성의 정전기 전류를 전원 패드(VCC)로 방전한다.
도 4a를 참조하면, 양성 정전기 유입시 도 1의 정전기 방전 보호 회로의 동작 파형도 A1를 살펴보면, GGNMOS 트랜지스터(도 1의 N10)의 동작 전압은 약 8.1V 이고, GGNMOS 트랜지스터(도 1의 N14)의 동작 전압은 약 8.3V로 나타난다. 또한, 도 2의 정전기 방전 보호 회로의 동작 파형도 B1을 살펴보면, GCNMOS 트랜지스터(도 2의 N24)의 동작 전압은 약 6.2V이고, GCNMOS 트랜지스터(도 2의 N30)의 동작 전압은 약 8.3V로 나타난다.
반면, 본 발명에 따른 다른 정전기 방전 보호 회로의 동작 파형도 C1을 살펴보면, NMOS 트랜지스터(도 3의 N30)와 NMOS 트랜지스터(도 3의 N34)가 채널을 통한 MOS 동작을 수행함으로 동작 전압이 각각 약 6.7V와 6.9V로 낮게 나타난다.
도 4b를 참조하면, 음성 정전기 유입시 도 1의 정전기 방전 보호 회로의 동작 파형도 A2를 살펴보면, GPPMOS(도 1의 P10)의 동작 전압은 약 8.1V 를 나타낸다. 또한, 도 2의 정전기 방전 보호 회로의 동작 파형 B2를 살펴보면, GPPMOS(도 2의 P20)의 동작 전압은 약 8.1V로 높은 동작 전압이 나타난다.
반면, 본 발명에 따른 다른 정전기 방전 보호 회로의 동작 파형도 C2를 살펴보면, PMOS 트랜지스터(도 3의 P30)와 NMOS 트랜지스터(도 3의 N34)가 채널을 통한 MOS 동작을 수행함으로 동작 전압이 각각 7.5V와 7.7V로 낮게 나타난다.
이와 같이, 본 발명에 따른 정전기 방전 보호 회로는 다이오드 체인으로 구성된 트리거부를 포함하여 정전기 방전 보호 회로의 동작 전압을 낮추는 효과가 있다.

Claims (11)

  1. 입출력 패드로 유입되는 정전기 전류로부터 내부 회로를 보호하는 정전기 방전 보호 회로에 있어서,
    상기 정전기 전류를 제 1 전원 라인 또는 제 2 전원 라인으로 방전하는 제 1 방전부;
    상기 입출력 패드와 상기 제 2 전원 라인에서 유입되는 정전기로부터 내부회로를 보호하는 제 2 방전부;
    상기 제 1 또는 제 2 전원 라인으로 방전된 상기 정전기 전류를 상반되는 제 1 또는 제 2 전원 라인으로 방전하는 파워클램프부; 및
    상기 제 1 또는 제 2 전원 라인으로 방전된 상기 정전기 전류의 전압 강하에 응답하여 검출된 제 1 및 제 2 검출 전압으로 상기 제 1 방전부와 상기 파워클램프부를 구동하는 트리거부;
    를 포함하여 구성됨을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  2. 제 1항에 있어서,
    상기 제 1 방전부는
    상기 제 1 전원 라인과 상기 입출력 패드 사이에 연결되며 상기 제 1 검출 전압을 게이트로 인가받는 PMOS 트랜지스터; 와
    상기 제 2 전원 라인과 상기 입출력 패드 사이에 연결되며 상기 제 2 검출 전압을 게이트로 인가받는 제 1 NMOS 트랜지스터;
    를 구비함을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  3. 제 2항에 있어서,
    상기 각 트랜지스터는 소스와 벌크가 연결됨을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  4. 제 1항에 있어서,
    상기 제 2 방전부는
    상기 입출력 패드와 상기 내부회로 사이에 연결되는 저항과, 상기 저항과 상기 내부회로에 일단이 연결되고 상기 제 2 전원 라인과 타단이 연결되는 GGNMOS 트랜지스터를 구비함을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  5. 제 1 항에 있어서,
    상기 파워클램프부는 상기 제 1 또는 제 2 전원 라인 사이에 소스와 벌크가 연결되고, 상기 제 2 검출 전압이 게이트에 연결되는 제 2 NMOS 트랜지스터를 구비함을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  6. 제 5항에 있어서,
    상기 제 2 NMOS 트랜지스터는 소스와 벌크가 연결되는 것을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  7. 제 1 항에 있어서,
    상기 트리거부는
    상기 제 1 전원라인과 상기 제 1 방전부 사이에 연결되어 상기 제 1 검출 전압을 생성하는 제 1 저항;
    상기 제 2 전원 라인과 상기 제 1 방전부 사이에 연결되어 상기 제 2 검출 전압을 생성하는 제 2 저항; 및
    상기 제 1 및 제 2 저항 사이에 연결되는 다이오드 체인;
    을 포함하여 구성됨을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  8. 제 7항에 있어서,
    상기 다이오드 체인은 직렬로 연결된 복수 개의 다이오드들로 구성됨을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  9. 제 8항에 있어서,
    상기 다이오드 체인은 상기 내부 회로의 정상 동작 전압보다 높은 전압에서 구동될 수 있도록 조절됨을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  10. 제 1항에 있어서,
    상기 제 1 전원 라인은 전원 전압 라인임을 특징으로 하는 정전기 방전 보호 회로.
  11. 제 1항에 있어서,
    상기 제 2 전원 라인은 접지 전압 라인임을 특징으로 하는 정전기 방전 보호 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877351A (zh) * 2009-04-28 2010-11-03 川崎微电子股份有限公司 具有防esd和eos的保护电路的半导体集成电路
KR20120061118A (ko) * 2010-10-25 2012-06-13 에스케이하이닉스 주식회사 방전 회로

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103166211B (zh) * 2011-12-16 2015-06-17 旺宏电子股份有限公司 静电放电保护装置
CN104319271A (zh) * 2014-10-17 2015-01-28 武汉新芯集成电路制造有限公司 Cdm静电保护电路
US9608616B1 (en) * 2016-05-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Power clamp circuits and methods
US10714933B2 (en) * 2016-06-27 2020-07-14 Texas Instruments Incorporated Method and apparatus for low clamping voltage ESD solution for transient sensitive applications
KR20200077746A (ko) * 2018-12-21 2020-07-01 주식회사 실리콘웍스 정전기 방전 보호 회로
CN116780489A (zh) * 2022-03-11 2023-09-19 长鑫存储技术有限公司 静电防护电路
US11936179B2 (en) 2022-03-11 2024-03-19 Changxin Memory Technologies, Inc. Electrostatic discharge protection circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100313154B1 (ko) * 1999-12-28 2001-11-07 박종섭 정전기방전 보호회로
US6894324B2 (en) * 2001-02-15 2005-05-17 United Microelectronics Corp. Silicon-on-insulator diodes and ESD protection circuits
TW518736B (en) * 2001-09-06 2003-01-21 Faraday Tech Corp Gate-driven or gate-coupled electrostatic discharge protection circuit
KR100605580B1 (ko) * 2003-12-29 2006-07-28 주식회사 하이닉스반도체 정전기 보호회로
KR100688531B1 (ko) * 2005-02-14 2007-03-02 삼성전자주식회사 정전기 전압에 대해서도 안정적인 고전압 내성을 갖는 입출력 회로
KR100808604B1 (ko) * 2006-04-18 2008-02-29 주식회사 하이닉스반도체 반도체 장치용 정전기 보호 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877351A (zh) * 2009-04-28 2010-11-03 川崎微电子股份有限公司 具有防esd和eos的保护电路的半导体集成电路
KR20120061118A (ko) * 2010-10-25 2012-06-13 에스케이하이닉스 주식회사 방전 회로

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