JP6384223B2 - 静電気保護回路および集積回路 - Google Patents
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Description
図1は、開示の技術の実施形態に係る集積回路60の構成を示す図である。集積回路60は、静電気保護回路10と、静電気保護回路10によってESDサージから保護される被保護回路50と、を含み、例えば、半導体チップ上に形成されている。
図5は、開示の技術の第2の実施形態に係る静電気保護回路10Aの構成を示す図である。図5において、第1の実施形態に係る静電気保護回路10(図3参照)の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。また、図5において、被保護回路50(図1参照)の図示は省略されている。
図11は、開示の技術の第3の実施形態に係る静電気保護回路10Bの構成を示す図である。図11において、第1の実施形態に係る静電気保護回路10(図3参照)の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。また、図11において、被保護回路50(図1参照)の図示は省略されている。第3の実施形態に係る静電気保護回路10Bは、電源ラインVDEとN−MOSトランジスタ21および22との間に、P−MOSトランジスタ24を更に含む点が、第1の実施形態に係る静電気保護回路10と異なる。すなわち、P−MOSトランジスタ24のソースは電源ラインVDEに接続され、ドレインおよびゲートはN−MOSトランジスタ21のドレインおよびN−MOSトランジスタ22のソースに接続されている。
図15は、開示の技術の第4の実施形態に係る静電気保護回路10Cの構成を示す図である。図15において、第2の実施形態に係る静電気保護回路10A(図5参照)の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。また、図15において、被保護回路50(図1参照)の図示は省略されている。第4の実施形態に係る静電気保護回路10Cは、電源ラインVDEとN−MOSトランジスタ21および22との間に、P−MOSトランジスタ24を更に含む点が、第2の実施形態に係る静電気保護回路10Aと異なる。すなわち、P−MOSトランジスタ24のソースは電源ラインVDEに接続され、ドレインおよびゲートはN−MOSトランジスタ21のドレインおよびN−MOSトランジスタ22のソースに接続されている。
外部端子に接続された第1のトランジスタと、
前記第1のトランジスタに直列接続され且つ常時オフ状態とされる第2のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に接続された第3のトランジスタと、
前記電源ラインと前記第1のトランジスタのゲートとの間に前記第3のトランジスタと逆向きに接続された第4のトランジスタと、
を含む静電気保護回路。
前記第3のトランジスタは、前記電源ラインに所定の電圧が供給されている場合にオン状態となり前記電源ラインの電圧を前記第1のトランジスタのゲートに与え、
前記第4のトランジスタは、オン状態となることにより、前記第1のトランジスタのゲートから前記電源ラインに電荷を引き抜く
付記1に記載の静電気保護回路。
前記第4のトランジスタは、前記第1のトランジスタのゲート電圧が前記電源ラインの電圧よりも高い場合にオン状態となる
付記1または付記2に記載の静電気保護回路。
入力端子が前記電源ラインに接続され、前記電源ラインに所定の電圧が供給されている場合に、電源端子に供給された電圧に相当する出力電圧を出力端子から出力するバッファ回路を更に含み、
前記第4のトランジスタは、前記バッファ回路の出力電圧に応じてオン状態となる
付記1または付記2に記載の静電気保護回路。
前記電源ラインと前記第3のトランジスタおよび前記第4のトランジスタとの間に接続され、前記電源ラインに所定の電圧が供給されている場合に前記第3のトランジスタとともにオン状態となり前記第3のトランジスタを介して前記電源ラインの電圧を前記第1のトランジスタのゲートに与えるトランジスタであって、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードと前記電源ラインに接続されたカソードとを含む寄生ダイオードを有する第5のトランジスタを更に含む
付記1から付記4のいずれか1つに記載の静電気保護回路。
前記第3のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記電源ラインに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインおよびゲートと、を有するN−MOSトランジスタである
付記3に記載の静電気保護回路。
前記第3のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記電源ラインに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するN−MOSトランジスタである
付記4に記載の静電気保護回路。
前記電源ラインに接続されたソースと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたドレインおよびゲートと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、を有するP−MOSトランジスタである第5のトランジスタを更に含み、
前記第3のトランジスタは、前記電源ラインに接続されたゲートと、前記第5のトランジスタのドレインおよびゲートに接続されたドレインと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記第5のトランジスタのドレインおよびゲートに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインおよびゲートと、を有するN−MOSトランジスタである
付記3に記載の静電気保護回路。
前記電源ラインに接続されたソースと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたドレインおよびゲートと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、有するP−MOSトランジスタである第5のトランジスタを更に含み、
前記第3のトランジスタは、前記電源ラインに接続されたゲートと、前記第5のトランジスタのドレインおよびゲートに接続されたドレインと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記第5のトランジスタのドレインおよびゲートに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するN−MOSトランジスタである
付記4に記載の静電気保護回路。
前記寄生ダイオードの前記アノードは前記第5のトランジスタのドレイン領域を含んで構成され、前記寄生ダイオードの前記カソードは前記第5のトランジスタのウェル領域を含んで構成されている
付記8または付記9に記載の静電気保護回路。
前記バッファ回路の電源端子は、前記第1のトランジスタのゲートに接続されている
付記4に記載の静電気保護回路。
静電気保護回路と、前記静電気保護回路によって外部端子に印加される静電気から保護される被保護回路と、を含む集積回路であって、
前記静電気保護回路は、
前記外部端子に接続された第1のトランジスタと、
前記第1のトランジスタに直列接続され且つ常時オフ状態とされる第2のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に接続された第3のトランジスタと、
前記電源ラインと前記第1のトランジスタのゲートとの間に前記第3のトランジスタと逆向きに接続された第4のトランジスタと、
を含む集積回路。
前記第3のトランジスタは、前記電源ラインに所定の電圧が供給されている場合にオン状態となり前記電源ラインの電圧を前記第1のトランジスタのゲートに与え、
前記第4のトランジスタは、オン状態となることにより、前記第1のトランジスタのゲートから前記電源ラインに電荷を引き抜く
付記12に記載の集積回路。
前記第4のトランジスタは、前記第1のトランジスタのゲート電圧が前記電源ラインの電圧よりも高い場合にオン状態となる
付記12または付記13に記載の集積回路。
入力端子が前記電源ラインに接続され、前記電源ラインに所定の電圧が供給されている場合に、電源端子に供給された電圧に相当する出力電圧を出力端子から出力するバッファ回路を更に含み、
前記第4のトランジスタは、前記バッファ回路の出力電圧に応じてオン状態となる
付記12または付記13に記載の集積回路。
前記電源ラインと前記第3のトランジスタおよび前記第4のトランジスタとの間に接続され、前記電源ラインに所定の電圧が供給されている場合に前記第3のトランジスタとともにオン状態となり前記第3のトランジスタを介して前記電源ラインの電圧を前記第1のトランジスタのゲートに与えるトランジスタであって、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードと前記電源ラインに接続されたカソードとを含む寄生ダイオードを有する第5のトランジスタを更に含む
付記12から付記15のいずれか1つに記載の集積回路。
前記第3のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記電源ラインに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインおよびゲートと、を有するN−MOSトランジスタである
付記14に記載の集積回路。
前記第3のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記電源ラインに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するN−MOSトランジスタである
付記15に記載の集積回路。
前記電源ラインに接続されたソースと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたドレインおよびゲートと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、を有するP−MOSトランジスタである第5のトランジスタを更に含み、
前記第3のトランジスタは、前記電源ラインに接続されたゲートと、前記第5のトランジスタのドレインおよびゲートに接続されたドレインと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記第5のトランジスタ24のドレインおよびゲートに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインおよびゲートと、を有するN−MOSトランジスタである
付記14に記載の集積回路。
前記電源ラインに接続されたソースと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたドレインおよびゲートと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、有するP−MOSトランジスタである第5のトランジスタを更に含み、
前記第3のトランジスタは、前記電源ラインに接続されたゲートと、前記第5のトランジスタのドレインおよびゲートに接続されたドレインと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記第5のトランジスタのドレインおよびゲートに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するN−MOSトランジスタである
付記15に記載の集積回路。
前記寄生ダイオードの前記アノードは前記第5のトランジスタのドレイン領域を含んで構成され、前記寄生ダイオードの前記カソードは前記第5のトランジスタのウェル領域を含んで構成されている
付記19または付記20に記載の集積回路。
前記バッファ回路の電源端子は、前記第1のトランジスタのゲートに接続されている
付記15に記載の集積回路。
11、12、21、22 N−MOSトランジスタ
13 外部入力端子
23 バッファ回路
24 P−MOSトランジスタ
26 nウェル領域
50 被保護回路
60 集積回路
VDE 電源ライン
VSS 基準電圧ライン
Claims (7)
- 外部端子に接続された第1のトランジスタと、
前記第1のトランジスタに直列接続され且つ常時オフ状態とされる第2のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に接続され、ゲートが前記電源ラインに接続された第3のトランジスタと、
前記電源ラインと前記第1のトランジスタのゲートとの間に接続され、ゲートが前記第1のトランジスタのゲートに接続された第4のトランジスタと、
を含む静電気保護回路。 - 前記第3のトランジスタは、前記電源ラインに所定の電圧が供給されている場合にオン状態となり前記電源ラインの電圧を前記第1のトランジスタのゲートに与え、
前記第4のトランジスタは、オン状態となることにより、前記第1のトランジスタのゲートから前記電源ラインに電荷を引き抜く、
請求項1に記載の静電気保護回路。 - 前記第4のトランジスタは、前記第1のトランジスタのゲート電圧が前記電源ラインの電圧よりも高い場合にオン状態となる
請求項1または請求項2に記載の静電気保護回路。 - 外部端子に接続された第1のトランジスタと、
前記第1のトランジスタに直列接続され且つ常時オフ状態とされる第2のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に接続され、ゲートが前記電源ラインに接続された第3のトランジスタと、
前記電源ラインと前記第1のトランジスタとの間に接続された第4のトランジスタと、
入力端子が前記電源ラインに接続され、出力端子が前記第4のトランジスタのゲートに接続され、前記電源ラインに所定の電圧が供給されている場合に、電源端子に供給された電圧に相当する出力電圧を前記出力端子から出力するバッファ回路と、
を含む静電気保護回路。 - 前記電源ラインと前記第3のトランジスタおよび前記第4のトランジスタとの間に接続され、前記電源ラインに所定の電圧が供給されている場合に前記第3のトランジスタとともにオン状態となり前記第3のトランジスタを介して前記電源ラインの電圧を前記第1のトランジスタのゲートに与えるトランジスタであって、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードと前記電源ラインに接続されたカソードとを含む寄生ダイオードを有する第5のトランジスタを更に含む
請求項1から請求項4のいずれか1つに記載の静電気保護回路。 - 静電気保護回路と、前記静電気保護回路によって外部端子に印加される静電気から保護される被保護回路と、を含む集積回路であって、
前記静電気保護回路は、
前記外部端子に接続された第1のトランジスタと、
前記第1のトランジスタに直列接続され且つ常時オフ状態とされる第2のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に接続され、ゲートが前記電源ラインに接続された第3のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に接続され、ゲートが前記第1のトランジスタのゲートに接続された第4のトランジスタと、
を含む集積回路。 - 静電気保護回路と、前記静電気保護回路によって外部端子に印加される静電気から保護される被保護回路と、を含む集積回路であって、
前記静電気保護回路は、
前記外部端子に接続された第1のトランジスタと、
前記第1のトランジスタに直列接続され且つ常時オフ状態とされる第2のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に接続され、ゲートが前記電源ラインに接続された第3のトランジスタと、
前記電源ラインと前記第1のトランジスタとの間に接続された第4のトランジスタと、
入力端子が前記電源ラインに接続され、出力端子が前記第4のトランジスタのゲートに接続され、前記電源ラインに所定の電圧が供給されている場合に、電源端子に供給された電圧に相当する出力電圧を前記出力端子から出力するバッファ回路と、
を含む集積回路。
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