CN109326593A - 一种esd保护装置、io电路及其esd保护方法 - Google Patents
一种esd保护装置、io电路及其esd保护方法 Download PDFInfo
- Publication number
- CN109326593A CN109326593A CN201811333245.0A CN201811333245A CN109326593A CN 109326593 A CN109326593 A CN 109326593A CN 201811333245 A CN201811333245 A CN 201811333245A CN 109326593 A CN109326593 A CN 109326593A
- Authority
- CN
- China
- Prior art keywords
- circuit
- esd
- mos
- protection
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 15
- 238000007599 discharging Methods 0.000 claims abstract description 22
- 230000000670 limiting effect Effects 0.000 claims description 8
- 230000000694 effects Effects 0.000 abstract description 10
- 230000003068 static effect Effects 0.000 abstract description 4
- 208000028659 discharge Diseases 0.000 description 133
- 230000002829 reductive effect Effects 0.000 description 23
- 238000013461 design Methods 0.000 description 21
- 238000011161 development Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000002708 enhancing effect Effects 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 2
- 238000012356 Product development Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种ESD保护装置、IO电路及其ESD保护方法，该装置包括：一级MOS保护电路，用于若发生正向静电放电，则形成用于起到ESD保护作用的第一放电通路；若发生负向静电放电，则形成用于起到ESD保护作用的第二放电通路；次级二极管保护电路，用于若发生所述正向静电放电，则基于第一放电通路增加一条到电源泄放正电荷的第一泄放通路；若发生所述负向静电放电，则基于第二放电通路增加一条到地泄放负电荷的第二泄放通路。本发明的方案，可以解决IO PAD中的ESD电路结构的抗ESD能力受限于晶体管在版图上的面积的问题，达到抗ESD能力不受晶体管在版图上的面积限制的效果。
Description
技术领域
本发明属于电子电路技术领域，具体涉及一种ESD保护装置、IO电路及其ESD保护方法，尤其涉及一种应用于IO电路的二极管保护泄放通路ESD结构、具有该结构的IO电路、以及该IO电路的ESD保护方法。
背景技术
静电放电(electrostatic discharge，ESD)，具有高电压、低电量、小电流和放电时间短的特性。在集成电路中产生的ESD可以在很短时间内形成超过几十安培的大电流，这样的大电流直接流过导通电流仅为微安或毫安级电子器件，将会给集成电路中的电子器件带来破坏性的后果，这也是造成集成电路芯片失效的主要原因之一。ESD保护电路的设计目的就是要避免待保护的工作电路成为ESD放电通路而遭受不可逆转的破坏。市场上目前在集成电路中采用的ESD保护泄放通路的电路结构主要有适用于双向输入/输出信号的IOPAD(焊盘)和适用于电源的power/ground PAD，其中IO PAD是由ESD PMOS晶体管和ESDGGNMOS(gate connect to ground NMOS)晶体管组成；power/ground PAD由ESD GGNMOS晶体管和电阻组成。
图1是当前芯片市场中IO PAD中的ESD电路结构，由PMOS晶体管PM1、PM2，NMOS晶体管NM1、NM2，以及电阻R1、R2、R3组成，该电路因为结构简单且抗ESD能力较强，因而被广泛使用在芯片产品中。但是该结构要保证足够的抗ESD能力必须采用较大的晶体管尺寸，且对版图设计要求严苛，否则容易造成二级击穿导致ESD电路失效，这增加了版图设计难度从而增加了芯片开发周期。因此，针对图1中ESD电路的不足，迫切需要设计一种抗ESD能力强且版图设计复杂度更低的ESD电路结构。
发明内容
本发明的目的在于，针对上述缺陷，提供一种ESD保护装置、IO电路及其ESD保护方法，以解决当前芯片市场中IO PAD中的ESD电路结构的抗ESD能力受限于晶体管在版图上的面积的问题，达到抗ESD能力不完全受晶体管在版图上的面积限制的效果。
本发明提供一种ESD保护装置，包括：一级MOS保护电路和次级二极管保护电路；其中，所述一级MOS保护电路，用于若发生正向静电放电，则形成用于起到ESD保护作用的第一放电通路；若发生负向静电放电，则形成用于起到ESD保护作用的第二放电通路；所述次级二极管保护电路，用于若发生所述正向静电放电，则基于所述第一放电通路增加一条到电源泄放正电荷的第一泄放通路；若发生所述负向静电放电，则基于所述第二放电通路增加一条到地泄放负电荷的第二泄放通路。
可选地，其中，所述正向静电放电，包括：焊盘到待保护芯片的正向静电放电；和/或，所述负向静电放电，包括：焊盘到待保护芯片的负向静电放电。
可选地，所述一级MOS保护电路，包括：第一开关单元、第二开关单元、第三开关单元和第四开关单元；其中，所述第一开关单元的控制端，连接至设定的第一控制信号输入端；所述第一开关单元的第一连接端接设定的直流电源；所述第一开关单元的第二连接端，分别接焊盘、第二开关单元的第二连接端、第三开关单元的第二连接端与第四开关单元的第二连接端，并连接至所述次级二极管保护电路的输入端；所述第二开关单元的控制端，连接至设定的第二控制信号输入端；所述第二开关单元的第一连接端接待保护芯片的内部参考地；所述第三开关单元的控制端、以及所述第三开关单元的第一连接端均接设定的直流电源；所述第四开关单元的控制端、以及所述第四开关单元的第一连接端均接地。
可选地，所述一级MOS保护电路，包括：第一MOS管、第二MOS管、第三MOS管和第四MOS管；其中，所述第一MOS管的栅极，连接至设定的第一控制信号输入端；所述第一MOS管的源极接设定的直流电源；所述第一MOS管的漏极，分别接焊盘、第二MOS管的漏极、第三MOS管的漏极与第四MOS管的漏极，并连接至所述次级二极管保护电路的输入端；所述第二MOS管的栅极，连接至设定的第二控制信号输入端；所述第二MOS管的源极接待保护芯片的内部参考地；所述第三MOS管的栅极、以及所述第三MOS管的源极均接设定的直流电源；所述第四MOS管的栅极、以及所述第四MOS管的源极均接地。
可选地，所述一级MOS保护电路，还包括：第一保护电阻和第二保护电阻；其中，所述第一保护电阻，连接在所述第三MOS管的栅极与设定的直流电源之间；所述第二保护电阻，连接在所述第四MOS管的栅极与地之间。
可选地，所述第一保护电阻和所述第二保护电阻的阻值范围，均为180～220Ω。
可选地，所述第一MOS管和所述第三MOS管，均为PMOS管；所述第二MOS管和所述第四MOS管，均为NMOS管。
可选地，所述次级二极管保护电路，包括：第一二极管和第二二极管；其中，所述第一二极管的阴极，接设定的直流电源；所述第一二极管的阳极接所述第二二极管的阴极，所述第二二极管的阳极接地；所述第一二极管与所述第二二极管的公共端，作为所述次级二极管保护电路的输入端，连接至待保护芯片的内部电路。
可选地，所述次级二极管保护电路，还包括：限流电阻；所述限流电阻，连接在所述次级二极管保护电路的输入端与待保护芯片的内部电路之间。
可选地，所述限流电阻的阻值范围，为200～400Ω。
与上述装置相匹配，本发明再一方面提供一种IO电路，包括：以上所述的ESD保护装置。
与上述IO电路相匹配，本发明再一方面提供一种IO电路的ESD保护方法，包括：通过一级MOS保护电路，若发生正向静电放电，则形成用于起到ESD保护作用的第一放电通路；若发生负向静电放电，则形成用于起到ESD保护作用的第二放电通路；以及，通过次级二极管保护电路，若发生所述正向静电放电，则基于所述第一放电通路增加一条到电源泄放正电荷的第一泄放通路；若发生所述负向静电放电，则基于所述第二放电通路增加一条到地泄放负电荷的第二泄放通路。
本发明的方案，通过在传统ESD电路中增加一级二极管保护电路，进一步增强了ESD电路的抗静电能力，同时通过巧妙的版图设计控制了电路面积，使得抗ESD能力不完全受晶体管在版图上的面积的限制。
进一步，本发明的方案，通过在传统ESD电路中增加一级二极管泄放路径，进一步增强了ESD电路的抗静电能力，可以在相同的ESD要求下减小晶体管面积，同时降低ESD电路版图设计复杂度，节省开发时间。
进一步，本发明的方案，通过在传统ESD电路中仅增加两个二极管，使得ESD电路的抗静电能力得到极大提高，可以在相同的ESD要求下减小晶体管面积，同时降低ESD电路版图设计复杂度，节省开发时间。
由此，本发明的方案，通过增加一级二极管保护电路，当产生ESD正电荷时增加一条通过P型二极管到电源的泄放路径；当产生ESD负电荷时增加一条通过N型二极管到地的泄放路径；解决当前芯片市场中IO PAD中的ESD电路结构的抗ESD能力受限于晶体管在版图上的面积的问题，从而，克服现有技术中抗ESD能力受限于晶体管在版图上的面积、结构复杂和成本高的缺陷，实现抗ESD能力不完全受限于晶体管在版图上的面积、结构简单和成本低的有益效果。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
图1为当前芯片市场中IO PAD中的ESD电路结构图；
图2本发明的ESD保护装置的一实施例的结构示意图，具体为应用于IO电路的二极管保护泄放通路ESD电路结构示意图；
图3为本发明的ESD保护方法的一实施例的流程示意图。
结合附图，本发明实施例中附图标记如下：
10-一级MOS保护电路；20-次级二极管保护电路。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明具体实施例及相应的附图对本发明技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
根据本发明的实施例，提供了一种ESD保护装置。参见图2所示本发明的装置的一实施例的结构示意图。该ESD保护装置可以包括：一级MOS保护电路10和次级二极管保护电路20。所述一级MOS保护电路10和所述次级二极管保护电路20，依次连接在待保护IO电路(如待保护芯片)的焊盘与待保护IO电路(如待保护芯片)的内部电路之间。
例如：一级MOS保护电路一端连着PAD(即焊盘)，另一端连着次级二极管保护电路，次级二极管保护电路另一端连着待保护的芯片内部电路。
其中，所述一级MOS保护电路10，可以用于若发生正向静电放电，则形成用于起到ESD保护作用的第一放电通路；若发生负向静电放电，则形成用于起到ESD保护作用的第二放电通路。
具体地，所述正向静电放电，可以包括：焊盘到待保护芯片的正向静电放电；和/或，所述负向静电放电，可以包括：焊盘到待保护芯片的负向静电放电。所述一级MOS保护电路10，可以用于在设定控制逻辑或设定驱动方式的控制下，若发生焊盘(即PAD，可参见图2)到待保护芯片(具体为待保护芯片的内部参考地，可参见图2中的VSS)的正向静电放电，则形成可以用于起到ESD保护作用的第一放电通路。若发生焊盘(即PAD，可参见图2)到待保护芯片(具体为待保护芯片的内部参考地，可参见图2中的VSS)的负向静电放电，则形成可以用于起到ESD保护作用的第二放电通路。
例如：如果发生PAD到VSS的负向放电时，NM2的P型衬底到漏极之间的PN结将正向导通，形成放电通路，起到ESD保护作用。在栅极加电阻R2的目的是为了提供一条通过NM2漏、栅寄生电容和电阻R2到VSS的放电通路，增强ESD防护能力。如果发生PAD到VDD(芯片电源)之间的正向静电放电，第三晶体管PM2的漏极到N型衬底之间的PN结将正向导通，形成放电通路，起到ESD保护作用。若发生PAD到VDD的负向放电PM2内部寄生的横向PNP晶体管将开启，形成放电通路，吸收大量的电流，起到ESD保护作用。同理，电阻R1的作用也是增强PAD到VDD的放电能力。
进一步地，所述次级二极管保护电路20，可以用于若发生所述正向静电放电，则基于所述第一放电通路增加一条到电源泄放正电荷的第一泄放通路；若发生所述负向静电放电，则基于所述第二放电通路增加一条到地泄放负电荷的第二泄放通路。
具体地，所述正向静电放电，可以包括：焊盘到待保护芯片的正向静电放电；和/或，所述负向静电放电，可以包括：焊盘到待保护芯片的负向静电放电。所述次级二极管保护电路20，可以用于若发生所述正向静电放电，则基于所述第一放电通路增加一条到电源泄放正电荷的第一泄放通路，例如在所述第一放电通路之后增加一条到电源泄放正电荷的第一泄放通路。若发生所述负向静电放电，则基于所述第二放电通路增加一条到地泄放负电荷的第二泄放通路，例如在所述第二放电通路之后增加一条到地泄放负电荷的第二泄放通路。
例如：通过增加一级二极管保护电路，当产生ESD正电荷时，会增加了一条通过D1(P型二极管)到电源的泄放路径；当产生ESD负电荷时，增加了一条通过D2(N型二极管)到地的泄放路径，从而进一步增强了ESD电路的抗静电能力，同时通过巧妙的版图设计控制了电路面积。
例如：在传统ESD电路中增加一级二极管泄放路径，使得ESD电路的抗静电能力得到极大提高，从而可以在相同的ESD要求(比如8000V)下减小晶体管面积，同时降低ESD电路版图设计复杂度，节省开发时间。
例如：当产生ESD正电荷时，会增加了一条通过D1(P型二极管)到电源的泄放路径；当产生ESD负电荷时，增加了一条通过D2(N型二极管)到地的泄放路径，从而进一步增强了ESD电路的抗静电能力，降低了NM2和PM2发生二次击穿的风险。
由此，通过利用一级MOS保护电路对正向或负向静电放电提供一级泄放通路，进一步利用次级二极管保护电路对正向或负向静电放电提供二级泄放通路，可以大大提升静电保护的能力和效果，而且静电保护能力不完全受限于MOS管在版图上的面积，且成本低。
可选地，所述一级MOS保护电路10，可以包括：第一开关单元、第二开关单元、第三开关单元和第四开关单元。
具体地，所述第一开关单元的控制端，连接至设定的第一控制信号输入端；所述第一开关单元的第一连接端接设定的直流电源；所述第一开关单元的第二连接端，分别接焊盘、第二开关单元的第二连接端、第三开关单元的第二连接端与第四开关单元的第二连接端，并连接至所述次级二极管保护电路20的输入端。
具体地，所述第二开关单元的控制端，连接至设定的第二控制信号输入端；所述第二开关单元的第一连接端接待保护芯片的内部参考地；所述第三开关单元的控制端、以及所述第三开关单元的第一连接端均接设定的直流电源；所述第四开关单元的控制端、以及所述第四开关单元的第一连接端均接地。
由此，通过四个开关单元构成一级MOS保护电路，实现利用一级MOS保护电路对正向或负向静电放电提供一级泄放通路，静电保护效果好，且结构简单、在版图上的占用面积小。
进一步可选地，所述一级MOS保护电路10，可以包括：第一MOS管(如图2所示的PM1)、第二MOS管(如图2所示的NM1)、第三MOS管(如图2所示的PM2)和第四MOS管(如图2所示的NM2)。
具体地，所述第一MOS管的栅极，连接至设定的第一控制信号输入端。所述第一MOS管的源极接设定的直流电源。所述第一MOS管的漏极，分别接待保护芯片的焊盘、第二MOS管的漏极、第三MOS管的漏极与第四MOS管的漏极，并连接至所述次级二极管保护电路20的输入端。
具体地，所述第二MOS管的栅极，连接至设定的第二控制信号输入端。所述第二MOS管的源极接待保护芯片的内部参考地。所述第三MOS管的栅极、以及所述第三MOS管的源极均接设定的直流电源。所述第四MOS管的栅极、以及所述第四MOS管的源极均接地。
例如：一级MOS管保护电路，主要由输出驱动控制晶体管PM1(即第一晶体管PM1)和NM1(即第二晶体管NM1)、ESD PMOS(即第三晶体管PM2)、ESD GGNMOS(即第四晶体管NM2)以及电阻R1和R2组成，次级二极管保护电路主要由二极管D1和D2、电阻R3组成。
例如：在一级MOS保护电路中，第一晶体管PM1和第二晶体管NM1的栅极都接内部控制逻辑，可以用于控制电路的输出驱动能力；第三晶体管PM2和第四晶体管NM2起到ESD保护作用。
由此，通过四个MOS管构成一级MOS保护电路，实现利用一级MOS保护电路对正向或负向静电放电提供一级泄放通路，静电保护效果好，且结构简单、MOS管的尺寸也不用太大。
其中，所述第一保护电阻和所述第二保护电阻的阻值范围，均为180～220Ω(优选为200Ω)。
例如：第一电阻R1和第二电阻R2起到保护第三晶体管PM2和和第四晶体管NM2的栅极，一般采用200欧姆左右的电阻适当限流，增强放电通路的放电能力。
由此，通过设置合理阻值范围的保护电阻，一方面保护了MOS管，另一方面也避免增加一级MOS保护电路的能耗。
进一步可选地，所述一级MOS保护电路10，还可以包括：第一保护电阻(如图2所示的电阻R1)和第二保护电阻(如图2所示的电阻R2)。
其中，所述第一保护电阻，连接在所述第三MOS管的栅极与设定的直流电源之间。所述第二保护电阻，连接在所述第四MOS管的栅极与地之间。
由此，通过在一级MOS保护电路中提供一级泄放通路的MOS管的栅极与电源或地之间设置保护电阻，可以保护MOS管的栅极，提升一级MOS保护电路工作的可靠性和安全性，也延长了MOS管的使用寿命。
更可选地，所述第一MOS管和所述第三MOS管，均为PMOS管。所述第二MOS管和所述第四MOS管，均为NMOS管。
由此，通过PMOS管和NMOS管的搭配设置形成一级MOS保护电路，使得一级MOS保护电路的结构简单、且静电保护的可靠性高。
可选地，所述次级二极管保护电路20，可以包括：第一二极管(如图2所示的二极管D1)和第二二极管(如图2所示的二极管D2)。
其中，所述第一二极管的阴极，接设定的直流电源。所述第一二极管的阳极接所述第二二极管的阴极，所述第二二极管的阳极接地。所述第一二极管与所述第二二极管的公共端，作为所述次级二极管保护电路20的输入端，连接至待保护芯片的内部电路。
例如：通过仅增加两个二极管，使得ESD电路的抗静电能力得到极大提高，从而可以在相同的ESD要求(比如8000V)下减小晶体管面积，同时降低ESD电路版图设计复杂度，节省开发时间。
由此，通过两个二极管的配合设置形成次级二极管保护电路，利用次级二极管保护电路对正向或负向静电放电提供二级泄放通路，结构简单、且泄放效果好。
进一步可选地，所述次级二极管保护电路20，还可以包括：限流电阻(如图2所示的电阻R3)。
其中，所述限流电阻，连接在所述次级二极管保护电路20的输入端与待保护芯片的内部电路之间。
例如：PAD和待保护的内部电路之间的电阻R3的作用是降低静电对内部电路的冲击，增强芯片的抗静电能力。这个电阻不能影响电路的正常工作，因此阻值不能太大。
由此，通过限流电阻，可以保护次级二极管，也可以提升二级泄放效果。
更可选地，所述限流电阻的阻值范围，为200～400Ω。
例如：电阻R3是输入级保护电路与芯片内部待保护电路之间串联的电阻，一般阻值设计为200欧～400欧之间，该电阻对ESD电流有限流作用，保护内部电路减少ESD的冲击。
由此，通过设置合理阻值范围的限流电阻，可以提升保护效果，且节能效果好。
经大量的试验验证，采用本发明的技术方案，通过在传统ESD电路中增加一级二极管保护电路，进一步增强了ESD电路的抗静电能力，同时通过巧妙的版图设计控制了电路面积，使得抗ESD能力不完全受晶体管在版图上的面积的限制。
根据本发明的实施例，还提供了对应于ESD保护装置的一种IO电路。该IO电路可以包括：以上所述的ESD保护装置。
在一个可选实施方式中，针对现有芯片IO PAD中抗ESD能力依赖于复杂且严苛的版图设计和较大的晶体管尺寸，导致产品开发时间延长、成本增加的问题；为了解决现有芯片IO PAD中存在的问题，本发明提出了一种应可以用于IO电路的二极管保护泄放通路ESD结构。该应可以用于IO电路的二极管保护泄放通路ESD结构，通过增加一级二极管保护电路，当产生ESD正电荷时，会增加了一条通过D1(P型二极管)到电源的泄放路径；当产生ESD负电荷时，增加了一条通过D2(N型二极管)到地的泄放路径，从而进一步增强了ESD电路的抗静电能力，同时通过巧妙的版图设计控制了电路面积。
在一个可选例子中，本发明提出了一种应可以用于IO电路的二极管保护泄放通路ESD结构，在传统ESD电路中增加一级二极管泄放路径，使得ESD电路的抗静电能力得到极大提高，从而可以在相同的ESD要求(比如8000V)下减小晶体管面积，同时降低ESD电路版图设计复杂度，节省开发时间。
可见，本发明的方案，通过仅增加两个二极管，使得ESD电路的抗静电能力得到极大提高，从而可以在相同的ESD要求(比如8000V)下减小晶体管面积，同时降低ESD电路版图设计复杂度，节省开发时间。
在一个可选具体实施方式中，可以结合图2所示的例子，对本发明的方案的具体实现过程进行示例性说明。
如图2所示，本发明的一种可以应用于IO电路的二极管保护泄放通路ESD电路，可以包括：一级MOS保护电路和次级二极管保护电路。其中，一级MOS管保护电路，主要由输出驱动控制晶体管PM1(即第一晶体管PM1)和NM1(即第二晶体管NM1)、ESD PMOS(即第三晶体管PM2)、ESD GGNMOS(即第四晶体管NM2)以及电阻R1和R2组成，次级二极管保护电路主要由二极管D1和D2、电阻R3组成。一级MOS保护电路一端连着PAD(即焊盘)，另一端连着次级二极管保护电路，次级二极管保护电路另一端连着待保护的芯片内部电路。
在一级MOS保护电路中，第一晶体管PM1和第二晶体管NM1的栅极都接内部控制逻辑，可以用于控制电路的输出驱动能力；第三晶体管PM2和第四晶体管NM2起到ESD保护作用。第一电阻R1和第二电阻R2起到保护第三晶体管PM2和和第四晶体管NM2的栅极，一般采用200欧姆左右的电阻适当限流，增强放电通路的放电能力。
具体ESD保护原理为：
(1)当发生PAD(即焊盘)到VSS(即芯片内部参考地)正向放电时，第四晶体管NM2的漏极和衬底之间的耗尽区将发生雪崩击穿产生大量电子空穴对，使得NM2内部寄生的横向NPN晶体管将会开启，从而吸收大量电流。这种击穿是可逆的，但如果放电电压过大，将有可能会发生二次击穿，导致NM2损坏，失去ESD保护功能。正常情况下，NM2内部的寄生NPN是不会导通的，所以在正常情况下不会对电路实际功能造成影响。如果发生PAD到VSS的负向放电时，NM2的P型衬底到漏极之间的PN结将正向导通，形成放电通路，起到ESD保护作用。在栅极加电阻R2的目的是为了提供一条通过NM2漏、栅寄生电容和电阻R2到VSS的放电通路，增强ESD防护能力。
(2)如果发生PAD到VDD(芯片电源)之间的正向静电放电，第三晶体管PM2的漏极到N型衬底之间的PN结将正向导通，形成放电通路，起到ESD保护作用。若发生PAD到VDD的负向放电PM2内部寄生的横向PNP晶体管将开启，形成放电通路，吸收大量的电流，起到ESD保护作用。同理，电阻R1的作用也是增强PAD到VDD的放电能力。
从上面的原理描述可知，在遇到很强的静电放电时，NM2和PM2都有发生二次击穿损坏的风险，对此本发明增加了次级二极管保护级，当产生ESD正电荷时，会增加了一条通过D1(P型二极管)到电源的泄放路径；当产生ESD负电荷时，增加了一条通过D2(N型二极管)到地的泄放路径，从而进一步增强了ESD电路的抗静电能力，降低了NM2和PM2发生二次击穿的风险。
其中，二极管D1的作用是额外新增一条到电源泄放正电荷的泄放通路，二极管D2的作用是额外新增一条到地泄放负电荷的泄放通路。
可选地，PAD和待保护的内部电路之间的电阻R3的作用是降低静电对内部电路的冲击，增强芯片的抗静电能力。这个电阻不能影响电路的正常工作，因此阻值不能太大。
具体地，电阻R3是输入级保护电路与芯片内部待保护电路之间串联的电阻，一般阻值设计为200欧～400欧之间，该电阻对ESD电流有限流作用，保护内部电路减少ESD的冲击。
例如：图1所示的ESD电路中，晶体管尺寸越大，抗ESD能力才会越强；同时版图面积增大，芯片成本提高。以使用在空调内机主控芯片为例：芯片的ESD能力需要达到工业级的标准，ESD测试HBM(即人体模式)大于等于8kV；按照图1的当前设计结构，抗ESD能力达到8kV，晶体管NMOS尺寸大约在1000um左右。而如使用本发明的设计结构，达到同等级别抗ESD能力，晶体管尺寸大约在600um左右，大大减小版图面积，降低芯片成本。
由于本实施例的IO电路所实现的处理及功能基本相应于前述图2所示的装置的实施例、原理和实例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此不做赘述。
经大量的试验验证，采用本发明的技术方案，通过在传统ESD电路中增加一级二极管泄放路径，进一步增强了ESD电路的抗静电能力，可以在相同的ESD要求下减小晶体管面积，同时降低ESD电路版图设计复杂度，节省开发时间。
根据本发明的实施例，还提供了对应于IO电路的一种IO电路的ESD保护方法，如图3所示本发明的方法的一实施例的流程示意图。该ESD保护方法可以包括：步骤S110和步骤S120。
在步骤S110处，通过一级MOS保护电路10，若发生正向静电放电，则形成用于起到ESD保护作用的第一放电通路；若发生负向静电放电，则形成用于起到ESD保护作用的第二放电通路。
具体地，所述正向静电放电，可以包括：焊盘到待保护芯片的正向静电放电；和/或，所述负向静电放电，可以包括：焊盘到待保护芯片的负向静电放电。通过一级MOS保护电路10，在设定控制逻辑或设定驱动方式的控制下，若发生焊盘(即PAD，可参见图2)到待保护芯片(具体为待保护芯片的内部参考地，可参见图2中的VSS)的正向静电放电，则形成可以用于起到ESD保护作用的第一放电通路；若发生焊盘(即PAD，可参见图2)到待保护芯片(具体为待保护芯片的内部参考地，可参见图2中的VSS)的负向静电放电，则形成可以用于起到ESD保护作用的第二放电通路。以及，
例如：如果发生PAD到VSS的负向放电时，NM2的P型衬底到漏极之间的PN结将正向导通，形成放电通路，起到ESD保护作用。在栅极加电阻R2的目的是为了提供一条通过NM2漏、栅寄生电容和电阻R2到VSS的放电通路，增强ESD防护能力。如果发生PAD到VDD(芯片电源)之间的正向静电放电，第三晶体管PM2的漏极到N型衬底之间的PN结将正向导通，形成放电通路，起到ESD保护作用。若发生PAD到VDD的负向放电PM2内部寄生的横向PNP晶体管将开启，形成放电通路，吸收大量的电流，起到ESD保护作用。同理，电阻R1的作用也是增强PAD到VDD的放电能力。
在步骤S120处，通过次级二极管保护电路20，若发生所述正向静电放电，则基于所述第一放电通路增加一条到电源泄放正电荷的第一泄放通路；若发生所述负向静电放电，则基于所述第二放电通路增加一条到地泄放负电荷的第二泄放通路。
具体地，所述正向静电放电，可以包括：焊盘到待保护芯片的正向静电放电；和/或，所述负向静电放电，可以包括：焊盘到待保护芯片的负向静电放电。通过次级二极管保护电路20，若发生所述正向静电放电，则基于所述第一放电通路增加一条到电源泄放正电荷的第一泄放通路，例如在所述第一放电通路之后增加一条到电源泄放正电荷的第一泄放通路；若发生所述负向静电放电，则基于所述第二放电通路增加一条到地泄放负电荷的第二泄放通路，例如在所述第二放电通路之后增加一条到地泄放负电荷的第二泄放通路。
例如：通过增加一级二极管保护电路，当产生ESD正电荷时，会增加了一条通过D1(P型二极管)到电源的泄放路径；当产生ESD负电荷时，增加了一条通过D2(N型二极管)到地的泄放路径，从而进一步增强了ESD电路的抗静电能力，同时通过巧妙的版图设计控制了电路面积。
例如：在传统ESD电路中增加一级二极管泄放路径，使得ESD电路的抗静电能力得到极大提高，从而可以在相同的ESD要求(比如8000V)下减小晶体管面积，同时降低ESD电路版图设计复杂度，节省开发时间。
例如：当产生ESD正电荷时，会增加了一条通过D1(P型二极管)到电源的泄放路径；当产生ESD负电荷时，增加了一条通过D2(N型二极管)到地的泄放路径，从而进一步增强了ESD电路的抗静电能力，降低了NM2和PM2发生二次击穿的风险。
由此，通过利用一级MOS保护电路对正向或负向静电放电提供一级泄放通路，进一步利用次级二极管保护电路对正向或负向静电放电提供二级泄放通路，可以大大提升静电保护的能力和效果，而且静电保护能力不会受限于MOS管的体积，且成本低。
由于本实施例的方法所实现的处理及功能基本相应于前述IO电路的实施例、原理和实例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此不做赘述。
经大量的试验验证，采用本实施例的技术方案，通过在传统ESD电路中仅增加两个二极管，使得ESD电路的抗静电能力得到极大提高，可以在相同的ESD要求下减小晶体管面积，同时降低ESD电路版图设计复杂度，节省开发时间。
综上，本领域技术人员容易理解的是，在不冲突的前提下，上述各有利方式可以自由地组合、叠加。
以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
Claims (11)
1.一种ESD保护装置，其特征在于，包括：一级MOS保护电路(10)和次级二极管保护电路(20)；其中，
所述一级MOS保护电路(10)，用于若发生正向静电放电，则形成用于起到ESD保护作用的第一放电通路；若发生负向静电放电，则形成用于起到ESD保护作用的第二放电通路；
所述次级二极管保护电路(20)，用于若发生所述正向静电放电，则基于所述第一放电通路增加一条到电源泄放正电荷的第一泄放通路；若发生所述负向静电放电，则基于所述第二放电通路增加一条到地泄放负电荷的第二泄放通路。
2.根据权利要求1所述的装置，其特征在于，其中，
所述正向静电放电，包括：焊盘到待保护芯片的正向静电放电；和/或，
所述负向静电放电，包括：焊盘到待保护芯片的负向静电放电。
3.根据权利要求1或2所述的装置，其特征在于，所述一级MOS保护电路(10)，包括：第一开关单元、第二开关单元、第三开关单元和第四开关单元；其中，
所述第一开关单元的控制端，连接至设定的第一控制信号输入端；所述第一开关单元的第一连接端接设定的直流电源；所述第一开关单元的第二连接端，分别接焊盘、第二开关单元的第二连接端、第三开关单元的第二连接端与第四开关单元的第二连接端，并连接至所述次级二极管保护电路(20)的输入端；
所述第二开关单元的控制端，连接至设定的第二控制信号输入端；所述第二开关单元的第一连接端接待保护芯片的内部参考地；所述第三开关单元的控制端、以及所述第三开关单元的第一连接端均接设定的直流电源；所述第四开关单元的控制端、以及所述第四开关单元的第一连接端均接地。
4.根据权利要求3所述的装置，其特征在于，所述一级MOS保护电路(10)，包括：第一MOS管、第二MOS管、第三MOS管和第四MOS管；其中，
所述第一MOS管的栅极，连接至设定的第一控制信号输入端；所述第一MOS管的源极接设定的直流电源；所述第一MOS管的漏极，分别接焊盘、第二MOS管的漏极、第三MOS管的漏极与第四MOS管的漏极，并连接至所述次级二极管保护电路(20)的输入端；
所述第二MOS管的栅极，连接至设定的第二控制信号输入端；所述第二MOS管的源极接待保护芯片的内部参考地；所述第三MOS管的栅极、以及所述第三MOS管的源极均接设定的直流电源；所述第四MOS管的栅极、以及所述第四MOS管的源极均接地。
5.根据权利要求4所述的装置，其特征在于，所述一级MOS保护电路(10)，还包括：第一保护电阻和第二保护电阻；其中，
所述第一保护电阻，连接在所述第三MOS管的栅极与设定的直流电源之间；
所述第二保护电阻，连接在所述第四MOS管的栅极与地之间。
6.根据权利要求2-5之一所述的装置，其特征在于，所述第一MOS管和所述第三MOS管，均为PMOS管；所述第二MOS管和所述第四MOS管，均为NMOS管。
7.根据权利要求1-6之一所述的装置，其特征在于，所述次级二极管保护电路(20)，包括：第一二极管和第二二极管；其中，
所述第一二极管的阴极，接设定的直流电源；所述第一二极管的阳极接所述第二二极管的阴极，所述第二二极管的阳极接地；
所述第一二极管与所述第二二极管的公共端，作为所述次级二极管保护电路(20)的输入端，连接至待保护芯片的内部电路。
8.根据权利要求7所述的装置，其特征在于，所述次级二极管保护电路(20)，还包括：限流电阻；
所述限流电阻，连接在所述次级二极管保护电路(20)的输入端与待保护芯片的内部电路之间。
9.根据权利要求8所述的装置，其特征在于，所述限流电阻的阻值范围，为200～400Ω。
10.一种IO电路，其特征在于，包括：如权利要求1-9任一所述的ESD保护装置。
11.一种如权利要求10所述的IO电路的ESD保护方法，其特征在于，包括：
通过一级MOS保护电路(10)，若发生正向静电放电，则形成用于起到ESD保护作用的第一放电通路；若发生负向静电放电，则形成用于起到ESD保护作用的第二放电通路；以及，
通过次级二极管保护电路(20)，若发生所述正向静电放电，则基于所述第一放电通路增加一条到电源泄放正电荷的第一泄放通路；若发生所述负向静电放电，则基于所述第二放电通路增加一条到地泄放负电荷的第二泄放通路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811333245.0A CN109326593A (zh) | 2018-11-09 | 2018-11-09 | 一种esd保护装置、io电路及其esd保护方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811333245.0A CN109326593A (zh) | 2018-11-09 | 2018-11-09 | 一种esd保护装置、io电路及其esd保护方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109326593A true CN109326593A (zh) | 2019-02-12 |
Family
ID=65261345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811333245.0A Pending CN109326593A (zh) | 2018-11-09 | 2018-11-09 | 一种esd保护装置、io电路及其esd保护方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109326593A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114678853A (zh) * | 2022-05-30 | 2022-06-28 | 芯耀辉科技有限公司 | Cdm esd保护电路 |
| CN116914714A (zh) * | 2023-09-13 | 2023-10-20 | 上海韬润半导体有限公司 | 一种静电保护电路及其实现方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102475A (ja) * | 1991-10-09 | 1993-04-23 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| CN1700463A (zh) * | 2004-05-19 | 2005-11-23 | 上海宏力半导体制造有限公司 | 实时正确驱动的静电放电保护装置 |
| US20080158749A1 (en) * | 2005-12-30 | 2008-07-03 | Kwak Kook Whee | Electrostatic discharge protection circuit protecting thin gate insulation layers in a semiconductor device |
| KR20120068142A (ko) * | 2010-12-17 | 2012-06-27 | 에스케이하이닉스 주식회사 | 방전소자 |
| CN104409456A (zh) * | 2014-11-28 | 2015-03-11 | 中国科学院上海微系统与信息技术研究所 | 一种soi esd两级保护网络 |
| CN106783806A (zh) * | 2016-11-30 | 2017-05-31 | 北京中电华大电子设计有限责任公司 | 一种cdm保护电路结构 |
| CN207339253U (zh) * | 2017-10-19 | 2018-05-08 | 华大半导体有限公司 | 一种静电放电防护电路 |
-
2018
- 2018-11-09 CN CN201811333245.0A patent/CN109326593A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102475A (ja) * | 1991-10-09 | 1993-04-23 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| CN1700463A (zh) * | 2004-05-19 | 2005-11-23 | 上海宏力半导体制造有限公司 | 实时正确驱动的静电放电保护装置 |
| US20080158749A1 (en) * | 2005-12-30 | 2008-07-03 | Kwak Kook Whee | Electrostatic discharge protection circuit protecting thin gate insulation layers in a semiconductor device |
| KR20120068142A (ko) * | 2010-12-17 | 2012-06-27 | 에스케이하이닉스 주식회사 | 방전소자 |
| CN104409456A (zh) * | 2014-11-28 | 2015-03-11 | 中国科学院上海微系统与信息技术研究所 | 一种soi esd两级保护网络 |
| CN106783806A (zh) * | 2016-11-30 | 2017-05-31 | 北京中电华大电子设计有限责任公司 | 一种cdm保护电路结构 |
| CN207339253U (zh) * | 2017-10-19 | 2018-05-08 | 华大半导体有限公司 | 一种静电放电防护电路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114678853A (zh) * | 2022-05-30 | 2022-06-28 | 芯耀辉科技有限公司 | Cdm esd保护电路 |
| CN116914714A (zh) * | 2023-09-13 | 2023-10-20 | 上海韬润半导体有限公司 | 一种静电保护电路及其实现方法 |
| CN116914714B (zh) * | 2023-09-13 | 2023-12-01 | 上海韬润半导体有限公司 | 一种静电保护电路及其实现方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102651547B (zh) | 一种静电放电保护电路及包括该保护电路的显示装置 | |
| CN103001206B (zh) | 在混合电压芯片中使用低电压晶体管来钳住高电压电源的esd电源钳位 | |
| US7394631B2 (en) | Electrostatic protection circuit | |
| US8189308B2 (en) | Integrated circuit | |
| US20070183104A1 (en) | ESD protection device and integrated circuit utilizing the same | |
| CN103378587A (zh) | 一种静电释放保护电路和方法、驱动电路、集成电路 | |
| CN101707196B (zh) | 一种改进的静电放电防护装置及相应的方法、集成电路 | |
| CN104753055A (zh) | 静电释放保护电路 | |
| US7408751B1 (en) | Self-biased electrostatic discharge protection method and circuit | |
| CN110912098B (zh) | 防止静电释放esd保护在电源关断下引起漏电流的电路 | |
| US20110063764A1 (en) | Apparatuses and methods for a scr-based clamped electrostatic discharge protection device | |
| EP3340298A1 (en) | Electrostatic discharge (esd) protection for use with an internal floating esd rail | |
| CN109326593A (zh) | 一种esd保护装置、io电路及其esd保护方法 | |
| US9812437B2 (en) | Semiconductor integrated circuit device, and electronic appliance using the same | |
| CN102122816B (zh) | 半导体器件 | |
| KR100808604B1 (ko) | 반도체 장치용 정전기 보호 장치 | |
| CN109449156B (zh) | 一种端口静电释放保护电路 | |
| CN112821366B (zh) | 双向静电防护电路 | |
| US8405151B2 (en) | Protection circuit for semiconductor device | |
| CN104716135A (zh) | 静电保护电路 | |
| US8116048B1 (en) | ESD protection for differential output pairs | |
| CN110311667B (zh) | 一种带端口电压保护电路的端口电路 | |
| SG193090A1 (en) | Latch up detection | |
| US20100149704A1 (en) | Esd protection circuit | |
| KR20130072090A (ko) | 반도체 집적회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190212 |
|
| RJ01 | Rejection of invention patent application after publication |