CN104409456A

CN104409456A - 一种soi esd两级保护网络

Info

Publication number: CN104409456A
Application number: CN201410708799.XA
Authority: CN
Inventors: 宁冰旭; 张正选; 胡志远; 彭超; 樊双; 邹世昌
Original assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Current assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Priority date: 2014-11-28
Filing date: 2014-11-28
Publication date: 2015-03-11

Abstract

本发明提供一种SOIESD两级保护网络，包括：第一级保护网络，由第一二极管及第二二极管组成；第二级保护网络，包括缓冲电阻、PMOS晶体管、NMOS晶体管以及偏置电阻，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接NMOS晶体管的漏极，所述PMOS晶体管的栅极及体区接电源线，源极接保护网络的输入端，漏极接NMOS晶体管的栅极及体区，并通过所述偏置电阻连接至地线，所述NMOS晶体管的源极接地线。本发明利用在ESD放电过程中在泄放通路中自然产生的电压降来迅速导通二级保护网络中的PMOS器件，从而触发动态阈值NMOS器件，提高二级保护网络的反应速度，大大降低内部电路栅被击穿的可能性。

Description

一种SOI ESD两级保护网络

技术领域

本发明属于集成电路设计领域，特别是涉及一种SOI ESD两级保护网络。

背景技术

绝缘体上硅(SOI)是二十一世纪的硅集成电路技术。SOI的大规模商用始于上世纪90年代末。1998年，IBM采用SOI技术在高速、低功耗、高可靠微电子主流产品上获得了突破。IBM于1999年进行了SOI逻辑器件的规模化生产，并达到体硅器件的成品率。2002年IBM用SOI技术推出了新型5AS/400服务器系列，它比目前高端机型的速度几乎快出4倍。另外，IBM公司还于2000年10月宣布了其历史上最大的一笔投资，斥资50亿美元进行先进芯片技术的规模化生产，其中之一为SOI技术。随着IBM公司取得成功，其他公司也纷纷跟进，2001-2002年间，引领世界半导体发展的几家公司如AMD、SONY、TOSHIBA等公司也进入了SOI领域，使得未来SOI的市场更加被看好，SOI技术真正进入产业领域。

现有的CMOS电路为了达到较低的功耗、较高的速度和集成度、较好的抗辐射性能等而采用SOI衬底。对于SOI电路来说，静电放电(ESD)保护面临着新的挑战。首先，SOI器件与体硅器件在结构上的区别导致了两者在ESD保护能力和保护电路设计上有很大的差别：由于薄硅膜厚度的限制及没有衬底/漏PN结，同等表面面积的SOI器件的PN结面积远小于体硅器件PN结面积。这样，SOI MOSFET的漏体结和三极管的cb结在ESD过程中就要承受更高的ESD电流密度，使功率密度更高，更容易在ESD过程中损坏；其次，由于SOl埋氧层的SiO₂的热导率只有Si的1/100，且器件之间完全被SiO₂隔离，当安培级的电流流经ESD器件，器件会被迅速加热到硅晶熔点，造成基于SOI的ESD器件永久性热失效。

SOI ESD两级输入保护网络可以有效防止ESD事件(尤其对于机器放电事件)导致的内部电路栅击穿现象，传统SOI ESD两级输入保护电路采用双反相二极管结构结合缓冲电阻和GGMOS等二级保护器件的保护结构。然而，在传统的两级输入保护结构中，由于GGMOS等二级保护器件通常是静态击穿，击穿电压较高，反应速度较慢。

鉴于以上所述，提供一种提高SOI电路的抗ESD保护能力及反应速度的保护网络实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SOI ESD两级保护网络，用于解决现有技术中保护网络的保护能力较弱，反应速度较慢的问题。

为实现上述目的及其他相关目的，本发明提供一种SOI ESD两级保护网络，包括：

第一级保护网络，包括第一二极管及第二二极管，所述第一二极管的阳极与第二二极管的阴极相连，作为保护网络的输入端，所述第一二极管的阴极接电源线，所述第二二极管的阳极接地线；

第二级保护网络，包括缓冲电阻、PMOS晶体管、NMOS晶体管以及偏置电阻，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接NMOS晶体管的漏极，并作为保护网络的输出端，所述PMOS晶体管的栅极及体区接电源线，源极接保护网络的输入端，漏极接NMOS晶体管的栅极及体区，并通过所述偏置电阻连接至地线，所述NMOS晶体管的源极接地线。

作为本发明的SOI ESD两级保护网络的一种优选方案，所述保护网络的输入端连接于ESD电流脉冲，所述保护网络的输出端连接于内部电路的输入端。

进一步地，还包括输出保护网络，包括第三二极管及第四二极管，所述第三二极管的阳极与第四二极管的阴极相连，并连接内部电路的输出端。

作为本发明的SOI ESD两级保护网络的一种优选方案，还包括电源-地保护电路，连接于电源线及地线之间。

作为本发明的SOI ESD两级保护网络的一种优选方案，所述NMOS晶体管为动态阈值NMOS晶体管。

作为本发明的SOI ESD两级保护网络的一种优选方案，所述SOI ESD两级保护网络用于输出保护，其中，所述保护网络的输入端连接于输出压焊点，所述保护网络的输出端连接于内部电路的输出端。

如上所述，本发明提供一种SOI ESD两级保护网络，包括：第一级保护网络，包括第一二极管及第二二极管，所述第一二极管的阳极与第二二极管的阴极相连，作为保护网络的输入端，所述第一二极管的阴极接电源线，所述第二二极管的阳极接地线；第二级保护网络，包括缓冲电阻、PMOS晶体管、NMOS晶体管以及偏置电阻，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接NMOS晶体管的漏极，并作为保护网络的输出端，所述PMOS晶体管的栅极及体区接电源线，源极接保护网络的输入端，漏极接NMOS晶体管的栅极及体区，并通过所述偏置电阻连接至地线，所述NMOS晶体管的源极接地线。本发明第二级保护网络采用缓冲电阻、PMOS晶体管和动态阈值NMOS晶体管的输入保护结构，从而大大提高SOI电路的抗ESD保护能力。动态阈值NMOS晶体管将栅极和衬底相连，从而减小器件的阈值电压，大大增加泄放电流能力。本发明利用在ESD放电过程中在泄放通路中自然产生的电压降来迅速导通二级保护网络中的PMOS器件，从而触发动态阈值NMOS器件，提高二级保护网络的反应速度，大大降低内部电路栅被击穿的可能性。

附图说明

图1显示为本发明的SOI ESD两级保护网络的结构示意图。

元件标号说明

D1 第一二极管

D2 第二二极管

Rb 缓冲电阻

P1 PMOS晶体管

N1 NMOS晶体管

Rs 偏置电阻

VDD 电源线

GND 地线

E1 输入压焊点

F1 输出压焊点

D3 第三二极管

D4 第四二极管

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，本实施例提供一种SOI ESD两级保护网络，所述SOI ESD两级保护网络包括：

第一级保护网络，包括第一二极管D1及第二二极管D2，所述第一二极管D1的阳极与第二二极管D2的阴极相连，作为保护网络的输入端，所述第一二极管D1的阴极接电源线VDD，所述第二二极管D2的阳极接地线GND；

第二级保护网络，包括缓冲电阻Rb、PMOS晶体管P1、NMOS晶体管N1以及偏置电阻Rs，其中，所述缓冲电阻Rb的第一端接保护网络的输入端，第二端接NMOS晶体管N1的漏极，并作为保护网络的输出端，所述PMOS晶体管P1的栅极及体区接电源线VDD，源极接保护网络的输入端，漏极接NMOS晶体管N1的栅极及体区，并通过所述偏置电阻Rs连接至地线GND，所述NMOS晶体管N1的源极接地线GND。

在本实施例中，所述NMOS晶体管N1为动态阈值NMOS晶体管N1。

作为示例，所述SOI ESD两级保护网络应用于SOI ESD输入保护电路，其中，所述保护网络的输入端连接于ESD电流脉冲，一般来说，会将ESD电流脉冲输入至输入压焊点E1，因此，会将所述保护网络的输入端连接于该输入压焊点E1，所述保护网络的输出端连接于内部电路的输入端。对于本实施例的应用于SOI ESD输出保护电路的两级保护网络，还在内部电路的输出端增加输出保护网络，该输出保护网络包括第三二极管D3及第四二极管D4，其中，所述第三二极管D3的阳极与第四二极管D4的阴极相连，并连接内部电路的输出端。

另外，本实施例的SOI ESD两级保护网络通常配合全芯片ESD设计保护架构来共同使用，即ESD两级保护网络中包含电源-地保护电路，该电源-地保护电路可采用RC触发保护结构或其它结构的保护网络，所述电源-地保护电路连接于电源线VDD及地线GND之间。

如图1所示，本实施例的SOI ESD两级保护网络的工作原理如下：

一般来说，当正向ESD脉冲出现在输入压焊点E1时，主要的电流泄放通路如图1中的虚线箭头所示，正向电流脉冲会流过输入保护端的第一二极管D1以及电源-地保护电路来泄放大部分电流，如果ESD脉冲电流足够大，会在电源线VDD和第一二极管D1上产生很大的电压降，如果该电压降大于内部电路栅的击穿电压，则内部电路会在ESD事件中被击穿损坏。

针对以上原理，本实施例的SOI ESD两级保护网络，当正向ESD电流脉冲出现在输入压焊点E1时(节点A)，由于电流脉冲流经第一二极管D1、电源线VDD和电源-地保护电路时会在第一二极管D1的阳极和阴极间产生电压降，此电压降会使PMOS晶体管P1迅速导通。PMOS晶体管P1抽取的电流迅速流过偏置电阻Rs，当偏置电阻Rs上产生的电压降大于动态阈值NMOS晶体管N1的开启电压后，NMOS晶体管N1迅速导通，NMOS晶体管N1的漏端电流迅速流过缓冲电阻Rb，可以将节点B处的电压钳位在较低的水平，从而可以更好地保护内部电路。

本发明采用动态阈值NMOS晶体管N1，可以减小器件阈值电压、增大泄放电流能力以及开启速度，从而更有效地保护内部电路。

当电路正常工作时，由于PMOS晶体管P1的栅极始终接至电源线VDD，而源极电压最大为电源电压(还有可能为0)，从而保证PMOS晶体管P1关断；而由于偏置电阻Rs的存在，使得节点C保持在低电平状态(即动态阈值NMOS晶体的栅极和体区均软接地)，同样保证动态阈值NMOS晶体在正常工作下处于关断状态。

需要说明的是，本发明的SOI ESD两级保护网络同样可以应用于SOI ESD输出保护电路的设计中，因此，并不限于本实施例所列举的示例。当所述SOI ESD两级保护网络用于输出保护时，将所述保护网络的输入端连接于输出压焊点F1，所述保护网络的输出端连接于内部电路的输出端，即可实现输出保护。

如上所述，本发明提供一种SOI ESD两级保护网络，包括：第一级保护网络，包括第一二极管D1及第二二极管D2，所述第一二极管D1的阳极与第二二极管D2的阴极相连，作为保护网络的输入端，所述第一二极管D1的阴极接电源线VDD，所述第二二极管D2的阳极接地线GND；第二级保护网络，包括缓冲电阻Rb、PMOS晶体管P1、NMOS晶体管N1以及偏置电阻Rs，其中，所述缓冲电阻Rb的第一端接保护网络的输入端，第二端接NMOS晶体管N1的漏极，并作为保护网络的输出端，所述PMOS晶体管P1的栅极及体区接电源线VDD，源极接保护网络的输入端，漏极接NMOS晶体管N1的栅极及体区，并通过所述偏置电阻Rs连接至地线GND，所述NMOS晶体管N1的源极接地线GND。本发明第二级保护网络采用缓冲电阻Rb、PMOS晶体管P1和动态阈值NMOS晶体管N1的输入保护结构，从而大大提高SOI电路的抗ESD保护能力。动态阈值NMOS晶体管N1将栅极和衬底相连，从而减小器件的阈值电压，大大增加泄放电流能力。本发明利用在ESD放电过程中在泄放通路中自然产生的电压降来迅速导通二级保护网络中的PMOS器件，从而触发动态阈值NMOS器件，提高二级保护网络的反应速度，大大降低内部电路栅被击穿的可能性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种SOI ESD两级保护网络，其特征在于，包括：

2.根据权利要求1所述的SOI ESD两级保护网络，其特征在于：所述保护网络的输入端连接于ESD电流脉冲，所述保护网络的输出端连接于内部电路的输入端。

3.根据权利要求2所述的SOI ESD两级保护网络，其特征在于：还包括输出保护网络，包括第三二极管及第四二极管，所述第三二极管的阳极与第四二极管的阴极相连，并连接内部电路的输出端。

4.根据权利要求1所述的SOI ESD两级保护网络，其特征在于：还包括电源-地保护电路，连接于电源线及地线之间。

5.根据权利要求1所述的SOI ESD两级保护网络，其特征在于：所述NMOS晶体管为动态阈值NMOS晶体管。

6.根据权利要求1所述的SOI ESD两级保护网络，其特征在于：所述SOI ESD两级保护网络用于输出保护，其中，所述保护网络的输入端连接于输出压焊点，所述保护网络的输出端连接于内部电路的输出端。