CN103560126B - 一种有低触发电压和高保持电压的esd保护结构 - Google Patents
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Abstract
一种静电放电（ESD）保护电路，包括一垂直NPN晶体管，含有浮动P‑型基极，其由在一N+源极区之下进行深P‑型注入形成。所述深P‑型注入可以是一个标准CMOS工艺中的一个ESD注入。该P‑型注入提供一个低的初始回跳触发电压，但是保持电压可能太低，会产生闩锁问题。通过将该垂直NPN晶体管的发射极连接到并联的电阻和二极管支路，保持电压可以升高大约1伏。当该垂直NPN晶体管被触发时，其电流最初流经电阻，随着电流上升，在电阻上产生一个上升的电压降。一旦电阻上的电压达到0.5伏，和电阻并联的二极管就被正向导通，分流一个比电阻上更高的电流，以提升保持电压。可以用一个钳位晶体管来代替二极管。
Description
【技术领域】
本发明涉及静电放电（ESD）保护电路，特别涉及在漏极区使用一个深p型注入的回跳装置（snap-back device）。
【背景技术】
集成电路（IC）很容易由于静电放电（ESD）而受到损坏和失效。ESD损坏可能发生在工厂而导致产量低。可以在IC的输入、输出、或双向I/O接口附近放置各种ESD保护结构。多数这种保护结构都使用无源器件，如串联的电阻、二极管、和厚氧化物晶体管。也有其他ESD结构使用一个有源晶体管来安全分流ESD电流。
随着制造能力的提升，装置的尺寸可以越来越小，在正常运行时只有较低的电压在晶体管上。这些较小晶体管非常容易受到过压损坏，但是却能够在一个较低的电源电压下运行，因此消耗较少能量，产生较少热量。
这种较小晶体管通常放置在IC的内部“核心”上，而那些栅长大于最小值的较大晶体管通常放置在外围核心周围。ESD保护结构就放置在使用这些较大晶体管的外围上。
因为施加在微小核心装置上的相当小的电容耦合电流（capacitivly-coupled current），核心晶体管的较薄栅氧化层会短路，衬底结会熔化。人或机器身上的静电就会产生这种破坏性电流，它们仅仅部分地被外围的输入-保护电路阻挡住。
图1显示一个具有几个ESD保护钳位器的芯片。低电压核心电路20包括核心晶体管22、24，它们的沟道长度很小，会因为相当低的电压而受到损坏。低电压核心电路20接收一个电源电压VDD，如3伏、1.8伏、1.2伏、或者一些其他值。低电压核心电路20里可能会有上千个核心晶体管。
在每个I/O焊盘上都可以由电源钳位16提供免受ESD脉冲的保护。电源钳位16连接在VDD和地（VSS）之间，在电源轨（power rail）之间分流来自ESD脉冲的电流。
在不同焊盘和低电压核心电路20之间可能会有一些交叉连接，如通过衬底和电容。施加在一个I/O焊盘30上的一个ESD脉冲可能会因为这些交叉连接而连接到低电压核心电路20上，导致低电压核心电路20内的晶体管22、24损坏。电源钳位器16可以将分流足够的ESD脉冲电流，以减弱这些交叉连接，防止损坏。施加在I/O接口上的ESD脉冲仍然会连接入低电压核心电路20内，如通过电源线连接入；但是电源钳位16会被启动而减少潜在的损坏。电源钳位16也会因为其他ESD脉冲而接通，如施加在I/O接口上的脉冲，当该ESD脉冲通过I/O接口的ESD保护结构内的一个二极管而分流到内部VDD电源轨上时，导致一个间接的VDD-VSSESD脉冲。例如，施加在I/O焊盘30上的一个ESD脉冲会导致ESD保护装置32接通，而传导到VDD上。
每个I/O焊盘30都配备有几个ESD保护装置32、34、36、38，以防各种可能性。ESD保护装置38因为一个施加在I/O焊盘30和地之间的正ESD脉冲而接通，而ESD保护装置36因为一个施加在I/O焊盘30和地之间的负ESD脉冲而接通。类似地，ESD保护装置32因为一个施加在I/O焊盘30和VDD之间的正ESD脉冲而接通，而ESD保护装置34因为一个施加在I/O焊盘30和VDD之间的负ESD脉冲而接通。电源钳位器16在某些情况下也会接通。
图2是用于ESD保护装置的高电压晶体管的I-V特性以及用于低电压核心电路20的低电压晶体管的I-V特性图。当一个脉冲如一个ESD脉冲施加在一个低电压晶体管（如用于低电压核心电路20的低电压晶体管）上时，低电压晶体管尚未开启，因此当电压从原点上升时，电流很低，如曲线90。
一旦电压高于雪崩或穿通电压VTL，这时电流是ITL，就出现漏极--源极击穿（在一个N沟道晶体管内的寄生NPN晶体管的击穿或雪崩击穿）。然后电流就急剧上升，电压下降（回跳），而电流继续上升直到电流达到保持电流IHL，这时电压为保持电VHL。保持电VHL必须高于电源电压VDD，才能防止闩锁。
在到达保持电压后有更多的电流施加在晶体管上时，电流快速上升直到达到第二阈值电压，这时电流也是高电流。然后出现热击穿，晶体管部分会熔化，或者永久损坏。
曲线92类似曲线90的形状，但是对于回跳或对于雪崩击穿有更高的电压阈值，因为曲线92是用于高电压晶体管的，它们通常用于ESD保护装置。在高电压晶体管击穿之前，在低电压核心电路20中的低电压晶体管击穿之后，高电压晶体管到达回跳阈值电压VTH，如LV-核心击穿竖线显示。因此高电压晶体管对于保护低电压核心电路20中的低电压晶体管是不起作用的。
需要一个低回跳触发电压来保护低电压晶体管，但是需要一个高保持电压来防止低电压晶体管到电源的闩锁。因此在VDD和回跳触发电压之间有一个设计窗口。该设计窗口可能相当小，完成设计可能非常困难。因为工艺尺寸缩小，VDD和击穿电压也减小，所以设计窗口减小。
一些现有技术的ESD保护结构含有大面积的电容、电阻、或晶体管，这些是不期望有的。可以将一个特别的ESD注入步骤加入互补金属氧化物半导体（CMOS）过程，以增强ESD结构。但是即使有ESD注入，击穿电压可能仍然要低于触发电压，导致损坏。
对于一些结构，特别是二极管或二极管-触发结构，漏电可能是一个问题。对于一些ESD保护装置，P-N结漏电有时是一个问题。如果触发电压大于击穿电压，那么在触发装置之前就会出现损坏。
需要有一种ESD保护电路，其有低的回跳触发电压和高的保持电压。需要有一种ESD保护装置，其有并联支路，利于优化。需要能使用一个电阻支路来设置触发电压，使用一个二极管支路来传导较大电流，设置保持电压。需要有一个回跳结构，其在漏极下有一个ESD注入。
【附图说明】
图1显示一个具有几个ESD保护钳位器的芯片。
图2是用于ESD保护装置的高电压晶体管的I-V特性以及用于低电压核心电路的低电压晶体管的I-V特性图。
图3是有一个ESD注入和有一个并联的电阻和二极管支路的ESD保护装置的截面图。
图4是图3的ESD结构的示意图。
图5显示图3-4的ESD保护装置中并联的电阻和二极管的I-V图。
图6是显示一个动态触发ESD保护装置中增加保持电压，同时保持低回跳电压的放大图。
图7是另一种ESD结构示意图。
图8是图7的ESD保护装置的内部节点电压波形图。
【发明详述】
本发明涉及ESD保护电路的改进。以下描述使本领域技术人员能够制作和使用在特别应用及其要求的上下文里提供的本发明。对本领域的技术人员而言，对优选实施例的各种改进是显而易见的，在此定义的一般原理可以应用到其它实施例。因此，本发明不是意在受限于所述和所示的特别实施例，而是属于与在此披露的原理和新颖性特征一致的范围内。
发明人已经认识到ESD注入可以有助于降低触发电压，但是保持电压仍然会太低。发明人已经认识到通过添加一个电阻支路和一个并联的二极管支路可以提高保持电压。电阻支路设置触发电压，而二极管支路分流大电流。发明人提高有效的保持电压以降低正常运行时闩锁的风险。也减低了漏电风险。
图3是具有ESD注入和并联的电阻及二极管支路的ESD保护装置的截面图。N-阱50、52形成在P衬底56内，源极/漏极/接触区由场氧化层54内的开口形成。N+区42、44形成在N-阱50中，而N+区48和P+区46形成在N-阱52中。
在某些先进半导体过程中，是有ESD注入的。相对于N+、P+源极/漏极/接触注入，用于ESD注入的，通常是更低的有效掺杂或掺杂浓度。但是，对于ESD注入，注入能量则更高，所以深P-型注入区40形成在衬底的较深处，在N+区44下面。在深P-型注入区40之上的衬底表面可以是N-型的。
或者，相较于N+区44，可以使用更快扩散掺杂物用于深P-型注入区40，以便在N+区44下产生期望掺杂轮廓的深P-型注入区40。因此N+区44并不直接接触N-阱50。所以，N+区44、深P-型注入区40、N-阱50、和接触N+区42形成一个N-P-N结构。可以使用一个标准的ESD注入过程来创建深P-型注入区40。
理论上的解释是，N+区44可以充当一个发射极，深P-型注入区40充当基极，N-阱50充当该NPN晶体管结构的集电极。因为深P-型注入区40是浮动的，当深P-型注入区40充斥着来自N+区44或来自N-阱50的载流子时，或者当反向偏压耗尽区（reverse-biased depletion region）从N+区44跨越穿过深P-型注入区40接触到N-阱50时，因为击穿而会出现电流传导。其可以是穿通或者是击穿机制。
不管准确的物理机制时怎样的，和没有深P-型注入区40的结构相比，深P-型注入区40产生一个有较小回跳击穿电压的装置。但是，在N-阱50里的该装置并不产生一个对某些应用来说足够低的保持电压。
通过从N+区44出来的并联支路，保持电压得以提升。一个支路是通过电阻58到节点K。该电阻支路用于设置回跳触发电压，该回跳触发电压被N-阱50里的垂直NPN结构降低了。第二条支路是二极管支路，其用于降低保持电压。与电阻58并联的二极管支路是一个P-N二极管，从P+区46到N-阱52，其被接触N+区48在节点K偏压驱动。
图4是图3的ESD结构的示意图。一个ESD脉冲施加穿过节点A、K。节点A连接到垂直NPN结构的接触N+区42、N-阱50、深P-型注入区40、和N+区44。从N+区44再分成两个并联支路。即使当二极管支路不传导电流时，电阻支路也允许电流流过电阻58到达节点K。二极管支路能够传导大电流经过二极管60而到达节点K。
在达到回跳触发电压后，二极管60立刻传导一个比电阻58传导得更大得多的电流。但是，在接近回跳触发电压时，电阻58比二极管60传导更多电流。因此对于设置触发电压，电阻58比二极管60更重要。但是二极管60可以比电阻58传导一个更大的电流，从而可具有一个更高的保持电压。因此在设置触发电压方面，电阻58重要，而在设置保持电压方面，二极管60重要。
图5是图3-4的ESD保护装置中并联的电阻和二极管的I-V图。开始时，当穿过节点A、K的电压从0伏上升到4伏时，非常少电流流动。刚刚超过4伏时，在N-阱50里有深P-型注入区40的该垂直NPN结构被触发，电流从节点A经过电阻58到达节点K。在超过触发电压VT后，因为电流增加，电压骤降，因为穿过N-阱50里该垂直NPN结构的电压降低了。但是因为电流增加，穿过电阻58的电压上升。
穿过电阻58的电压也是穿过二极管60的电压。开始时，二极管60只传导很小的但是上升的漏电电流，但是一旦二极管60两端电压达到0.5伏左右，P-N结就会接通，电流成指数增加。这会发生在保持电压VH处。通过二极管60的成指数增加的电流（以曲线82显示）很快超过通过电阻58的电流（以曲线80显示），然后穿过电阻58的电压就由二极管60来控制。这会导致曲线80在保持电压处出现拐点。
图5显示放大的触发电压和保持电压。由于放大，二极管曲线82的指数形状由图5中线段近似表示。合并曲线84是二极管电流和电阻电流之和。
由于NPN结构接通，其电流大部分强制通过电阻58，因而设置了触发电压VT。一旦电阻58产生一个大约0.5伏的电压降，那么二极管60的P-N结导通，快速增加二极管电流，如二极管曲线82。二极管的接通设置了保持电压VH。如果没有二极管60，那么保持电压会更低，因为合并电流不会快速增加，只有穿过电阻的电流。
图6突出显示一个动态触发ESD保护装置中增加的保持电压，同时保持低的回跳电压。
曲线96是N-阱50内有深P-型注入区40但没有电阻58或二极管60的NPN结构的I-V曲线。开始时，在VDD上施加整个ESD电压，导致穿过深P-型注入区40的电压上升到其回跳触发电压VT，4伏左右，使得深P-型注入区40进入击穿或雪崩模式。然后电压下降，电流从触发电流IT（在触发电压VT处的电流）上升到保持电流IH0（在保持电压VH0处的电流）。然后，因为NPN结构的PN结接通，电流急剧增加，而电压略有上升。
曲线94是N-阱50内有深P-型注入区40并有并联电阻58和二极管60的NPN结构的I-V曲线。开始时，在VDD上施加整个ESD电压，导致穿过深P-型注入区40的电压上升到其回跳触发电压VT，4伏左右，使得深P-型注入区40进入雪崩击穿模式。然后电压下降，电流从触发电流IT（在触发电压VT处的电流）上升到保持电流IH（在保持电压VH处的电流）。然而，保持电压VH要高于VH0，因为电阻58会产生电压降穿过二极管60，最终会达到PN正向偏置电压，约0.5伏，使二极管60接通而传导更大电流。因此，曲线94比曲线96更快上升。具有并联二极管和电阻的NPN结构能产生更高的保持电压VH，而单独NPN结构的保持电压VH0更低。
与没有并联支路的VH0相比，保持电压VH增加了DV。由于保持电压VH增加了电压降DV，当使用更高的VDD时，闩锁不太可能发生。因此，图3-4的ESD保护装置提供了一个低的初始回跳电压（归因于NPN结构里的深P-型注入区40），和一个更高的保持电压（归因于并联的电阻和二极管）。对于一个1.2伏的VDD电路，当VT大约是4伏和VH大约是2.4伏时，DV大约是1伏。当保护免受2K伏ESD脉冲冲击时，漏电可能少于0.1纳米安培。约4伏的触发电压VT是小于晶体管器件的约5.9伏的击穿电压的。
图7是另一种ESD结构示意图。，因为节点A和VG之间的NPN器件（接触N+区42、深P-型注入区40、N-阱50、N+区44）中的深P-型注入区40，触发电压降低了。节点A可以是VDD，也可以是其他节点，如ESD事件中与电源钳位器16连接的节点。
节点VG通过电阻58连接到节点K（VSS）。钳位晶体管62是一个薄氧化物低电压的n沟道晶体管，如那些用于低电压核心电路20中的晶体管。钳位晶体管62的栅极VG因为ESD事件而脉冲至高，接通，分流节点A到节点K（VDD到VSS的一个电源钳位）。钳位晶体管62取代二极管60，作用是提供一条平行于电阻支路的支路。
在正常运行时，电阻58保持栅极VG在地电位，钳位晶体管62保持关断。钳位晶体管62也可以是一个厚氧化层晶体管。钳位晶体管62的体节点（bulk node）连接到其源极，地电位。
图8是图7的ESD保护结构的内部节点的电压波形图。当ESD脉冲施加到VDD时，垂直NPN结构在其触发电压上被触发，驱动电流通过电阻58。一旦有足够的电流通过电阻58，产生一个R-C电压降，其等于钳位晶体管62的晶体管阈值电压，然后钳位晶体管62接通，从电阻58和具有深P-型注入区40的NPN结构分流。VDD最终被放电，直到VG下降到低于晶体管的阈值电压，约0.6伏的，钳位晶体管62关断。
电阻58的电阻值，可以很小，例如10欧姆，所以不需要大面积给一个大电阻，或给一个大电容。因此，面积和成本都降低了。
【其它实施例】
发明人补充了一些其它实施例。图3、4、7可以各自组合或分开使用或以其他组合形式使用。虽然描述了互补金属氧化物半导体（CMOS），但是也可以使用其他种类晶体管，如只用N-沟道、只用P-沟道、或各种晶体管技术如双极或BiCMOS。
二极管可以是N-沟道、P-沟道、或双极晶体管，或这些晶体管内的结。可以连接一个电容器到电阻58，以提供一个RC时间延迟，或者可以添加更复杂的电路，如有源触发电路。在一些实施例中，可以使用高电压晶体管，而不是有合适偏压条件下的低电压晶体管。
可以使用不同的晶体管、电容器、电阻器、和其他器件尺寸，可以使用各种布局安排，如多脚、环形、圆环形或不规则形状晶体管。可以添加其他接触、保护环、晶体管和其他器件。电源节点可以是一个共用放电线（CDL），其通常是浮动的，而不是电源线。虽然已经显示了一个简单的核心晶体管22、24反相器，但是可以有更复杂的门及互连来驱动内部节点，可以有多个内部节点连接到不同的输入或输出焊盘。输入/输出焊盘可以连接到一个输入缓冲器、测试扫描逻辑电路和其他电路。可以使用一个以上的电源。
对于钳位晶体管62，可以使用P-沟道晶体管，而不是N-沟道晶体管，而且具有接触N+区42、N-阱50、深P-型注入区40、和N+区44的垂直NPN结构可以替换为一个具有反掺杂物（reversed dopant）和深N-型注入区的垂直或横向PNP结构。可以使用横向NPN结构，和纵向NPN结构的形状可能会有所不同，例如有一个更圆的底部或场氧化物边界。
可以添加其他漏电器件如电阻和小的晶体管。寄生电容和寄生电阻可用于一些部件，这取决于所用的工艺和器件尺寸。
ESD保护电路可以和其它输入保护电路结合，例如电源钳位电路、其他焊盘保护电路、或一个到输入缓冲器栅极的串联电阻保护电路。也可以在不同的点添加接地的栅极和厚氧化物晶体管和二极管，以增强ESD保护。
无论是厚氧化物和薄氧化物晶体管，都可以被电源钳位和ESD保护装置保护。或者，可以使用几个电源钳位与晶体管和电源电压的不同组合。每个焊盘可以只有一个ESD保护装置、只有两个ESD保护装置、或者如图1的四个ESD保护装置。可以转变阳极和阴极（A和K）节点，以互换保护方向。
由于工艺、温度和设计方差，偏压、VDD和电压值可以有所不同。例如，正向偏压可以是0.5伏+/-0.1伏，触发电压可以是4伏+/-0.5伏，保持电压可以是2伏+/-0.5伏。其他值也是可能的。
钳位晶体管62的回跳击穿电压可以和低电压核心电路20里的低电压晶体管有所不同。例如，钳位晶体管62可以有一个稍微长点的沟道长度，或其他特点来增强其特性，而低电压核心电路20中的低压晶体管可以使用最小沟道长度和尺寸。回跳电压可以因为晶体管的工艺、温度、具体几何形状的不同而不同。虽然已经根据物理过程的理论认识而描述了运行过程，但是这些理论描述也许是不正确的。也可能会出现二阶和三阶效应。在不同条件下，也许有不同的机制形成击穿和传导。
对于一些ESD测试和条件，大输出驱动器晶体管也可以作为大的二极管。例如，当ESD脉冲施加在一个I/O焊盘和电源焊盘上时，正ESD脉冲可以接通大的P-沟道驱动晶体管漏极的一个寄生P-N漏极-衬底结。P-沟道驱动晶体管的N型衬底或阱通常是连接到I/O电源的。因此P-N结被正ESD脉冲正向偏压。虽然已经描述了输出焊盘，但是也可以替代为其他连接技术，诸如球栅阵列（BGA）、倒装芯片等，术语“焊盘”一词被认为是适用于用于外部连接的所有这样的球、焊盘、着陆连接（landing）等。
同样地，当ESD脉冲施加在整个I/O焊盘和接地焊盘上时，负ESD脉冲接通大的N-沟道驱动晶体管漏极的寄生N-P漏极-衬底结。N-沟道驱动晶体管的P-型衬底或阱通常是连接到I/O地的。因此，P-N结被负ESD脉冲正向偏压。各种跨域连接路径和机制都可能存在，所以可能将施加到一个电源域的ESD脉冲连接到另一个电源域。
本发明的背景部分可以包括有关本发明问题或环境的背景信息，而不仅仅是描述的现有技术。因此，在背景部分内包含的材料并不是申请者所认同的现有技术。
在此描述的任何方法或过程是机器实施的或计算机实施的，并意在由机器、计算机或其它装置执行，而并不是意在仅依靠人而不需要机器协助来执行。产生的有形结果可以包括报告或其它机器生成的在显示器上显示的展示，如计算机监控器、投影仪装置、音频产生装置和相关媒体装置，并可以包括同样由机器产生的硬拷贝打印输出。其它机器的计算机控制是另一个有形结果。
为了叙述本发明，前面已经描述了本发明的实施例。但是，这并不是穷尽性地或限制本发明的范围。根据本发明的上述教义，许多改进和变化是可能的。本发明的范围并不受制于详细描述，而是受限于所附的权利要求。
Claims (21)
1.一种静电放电(ESD)保护电路，包括：
第一端和第二端，在一个ESD发生时，施加一个ESD脉冲穿过所述第一端和第二端；
一个NPN晶体管，其有一个由P-注入区形成的浮动基极，所述NPN晶体管的集电极连接到接收所述ESD脉冲的第一端，所述NPN晶体管的发射极连接到第一节点；
一个电阻器，其连接在所述第一节点和所述第二端之间；
一个二极管，其连接在所述第一节点和所述第二端之间；
其中当电流从所述NPN晶体管流经所述电阻器而产生一个电压降在所述电阻器上，所述电压降到达所述二极管的P-N结正向偏压时，所述二极管就正向导通；
所述电阻器在所述第一节点和所述第二端之间提供与所述二极管并联的电阻支路，使得电流可以从所述第一端经所述NPN晶体管到所述第二端。
2.根据权利要求1所述的静电放电保护电路，其中所述P-注入区是一个深P-型注入区，其在一个衬底的表面之下，其中所述深P-注入区之上的所述衬底的表面不是P-型区。
3.根据权利要求2所述的静电放电保护电路，其中所述NPN晶体管的发射极包括一个N+区，所述N+区在所述P-注入区之上；
其中所述NPN晶体管的集电极包括一个N-阱，所述N-阱在所述P-注入区之下；
其中所述NPN晶体管包括一个垂直NPN晶体管。
4.根据权利要求3所述的静电放电保护电路，其中所述P-注入区的掺杂浓度小于所述N+区的掺杂浓度。
5.根据权利要求3所述的静电放电保护电路，其中所述二极管包括一个P+区和一个N+接触，所述P+区形成在第二N-阱中，所述N+接触也形成在第二N-阱中；
其中所述P+区连接到所述第一节点；
其中所述N+接触连接到所述第二端。
6.根据权利要求5所述的静电放电保护电路，还包括：
一个晶体管N+接触，其形成在所述NPN晶体管的N-阱中；
其中所述第一端连接到所述N-阱中的所述N+接触。
7.根据权利要求3所述的静电放电保护电路，其中所述NPN晶体管在一个触发电压处开始导通一个触发电流，所述触发电压导致所述浮动基极穿通；
其中所述触发电流流经所述电阻器，少于10％的触发电流流经所述二极管；
因此，所述触发电流大部分地流经所述电阻器。
8.根据权利要求7所述的静电放电保护电路，其中在达到所述触发电压后，所述触发电流增加，直到穿过电阻器的电压降达到一个正向偏压，导致所述二极管传导一个正向导通的电流；
其中当所述二极管开始传导所述正向导通电流时，具有一个保持电压。
9.根据权利要求8所述的静电放电保护电路，其中所述正向偏压是0.5伏+/-0.1伏，所述触发电压是4伏+/-0.5伏，所述保持电压是2伏+/-0.5伏。
10.根据权利要求9所述的静电放电保护电路，其中电源电压小于所述保持电压。
11.一种静电放电(ESD)保护器件，包括：
一个NPN晶体管，其有一个浮动基极在第一N区和第二N区之间，所述第一N区连接到第一端，所述第二N区连接到栅节点；
一个电阻器，其连接在所述栅节点和第二端之间；
一个钳位晶体管，其栅极连接到所述栅节点，所述栅极控制在所述第一端和所述第二端之间的一个沟道；
所述电阻器在所述栅节点和所述第二端之间提供与二极管并联的电阻支路，使得电流可以从所述第一端经所述NPN晶体管到所述第二端。
12.根据权利要求11所述的静电放电保护器件，其中所述浮动基极不连接到任何节点或电压，所述浮动基极只连接到所述第一N区和连接到所述第二N区。
13.根据权利要求12所述的静电放电保护器件，其中施加一个ESD脉冲穿过所述第一端和所述第二端。
14.根据权利要求13所述的静电放电保护器件，其中所述第二N区包括一个N+源极/漏极/接触区，它们形成在衬底的表面上；
其中所述第一N区包括一个N-阱，所述N-阱有一源极/漏极/接触区形成在衬底的表面上并连接到所述第一端；
其中所述浮动基极由在所述第二N区之下形成的一个深P-注入区构成；
其中所述NPN晶体管是一个垂直NPN晶体管。
15.根据权利要求14所述的静电放电保护器件，其中所述钳位晶体管包括一个N沟道晶体管。
16.根据权利要求15所述的静电放电保护器件，其中所述第二端是一个地电位，所述第一端连接到一个I/O焊盘。
17.根据权利要求15所述的静电放电保护器件，其中所述第二端是一个地电位，所述第一端是一个电源，其中所述ESD保护器件是一个电源钳位器。
18.一种输入保护器件，包括：
一个输入焊盘，其能够接收一个静电放电(ESD)脉冲；
一个接地线，正常运行时其连接到地；
第一ESD电路，其第一端连接到所述输入焊盘，其第二端连接到所述接地线，用于将一正ESD脉冲分流到所述接地线；
第二ESD电路，其第一端连接到所述接地线，其第二端连接到所述输入焊盘，用于将一负ESD脉冲分流到所述接地线；
其中每个ESD电路包括：
第一端和第二端，在一个ESD事件中，施加一个ESD脉冲穿过所述第一端和第二端；
一个NPN晶体管，其有一个由P-注入区形成的浮动基极，所述NPN晶体管的集电极连接到接收所述ESD脉冲的第一端，所述NPN晶体管的发射极连接到第一节点；
一个电阻器，其连接在所述第一节点和所述第二端之间；
一个二极管，其连接在所述第一节点和所述第二端之间；
所述电阻器在所述第一节点和所述第二端之间提供与所述二极管并联的电阻支路，使得电流可以从所述第一端经所述NPN晶体管到所述第二端。
19.根据权利要求18所述的输入保护器件，其中当电流从所述NPN晶体管流经所述电阻器而产生一个电压降在所述电阻器上，所述电压降达到所述二极管的P-N结正向导通电压时，所述二极管正向导通；
其中所述P-注入区是一个深P-型注入区，其在一个衬底的表面之下，
其中所述深P-注入区之上的所述衬底的表面不是P-型区。
20.根据权利要求19所述的输入保护器件，还包括：
一个电源线，正常运行时其接收一个电源电压；
第三ESD电路，其第一端连接到所述电源线，其第二端连接到所述输入焊盘，用于将一负ESD脉冲分流到所述电源线；
第四ESD电路，其第一端连接到所述输入焊盘，其第二端连接到所述电源线，用于将一正ESD脉冲分流到所述电源线。
21.根据权利要求20所述的输入保护器件，还包括：
第一电源钳位ESD电路，其第一端连接到所述电源线，其第二端连接到所述接地线，用于将一ESD脉冲从所述电源线分流到所述接地线。
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| CN106356335B (zh) * | 2016-09-26 | 2019-06-28 | 上海华力微电子有限公司 | 一种esd器件及其制作方法 |
| CN106229315B (zh) * | 2016-09-30 | 2019-10-25 | 上海华力微电子有限公司 | 一种双向esd器件及其制作方法 |
| US10573637B2 (en) * | 2016-11-21 | 2020-02-25 | Nexperia B.V. | Carrier bypass for electrostatic discharge |
| US10826290B2 (en) | 2016-12-23 | 2020-11-03 | Nxp B.V. | Electrostatic discharge (ESD) protection for use with an internal floating ESD rail |
| US10593661B2 (en) * | 2017-03-03 | 2020-03-17 | Texas Instruments Incorporated | Circuit overvoltage protection |
| TWI661530B (zh) * | 2018-02-13 | 2019-06-01 | 力晶積成電子製造股份有限公司 | 靜電放電保護元件 |
| US10854594B2 (en) * | 2018-05-31 | 2020-12-01 | Microsoft Technology Licensing, Llc | Electrostatic discharge circuit for cross domain ESD protection |
| CN108879636B (zh) * | 2018-07-19 | 2019-11-19 | 维沃移动通信有限公司 | 一种瞬态电压抑制二极管tvs装置、终端设备和控制方法 |
| CN109193601B (zh) * | 2018-09-25 | 2020-04-21 | 华为技术有限公司 | 一种esd保护电路 |
| US11133299B2 (en) * | 2018-10-04 | 2021-09-28 | Nxp B.V. | Gate-lifted NMOS ESD protection device |
| CN114600242A (zh) * | 2019-11-06 | 2022-06-07 | 株式会社索思未来 | 半导体集成电路装置 |
| US11251176B2 (en) | 2019-11-07 | 2022-02-15 | Nxp B.V. | Apparatus for suppressing parasitic leakage from I/O-pins to substrate in floating-rail ESD protection networks |
| US11398468B2 (en) * | 2019-12-12 | 2022-07-26 | Micron Technology, Inc. | Apparatus with voltage protection mechanism |
| US11862735B2 (en) | 2021-07-23 | 2024-01-02 | Globalfoundries Singapore Pte. Ltd. | Bi-directional bi-polar device for ESD protection |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293057A (en) * | 1992-08-14 | 1994-03-08 | Micron Technology, Inc. | Electrostatic discharge protection circuit for semiconductor device |
| US5712752A (en) * | 1994-12-22 | 1998-01-27 | Samsung Electronics Co., Ltd. | Input/output protecting circuit and a protection element |
| TW469622B (en) * | 1999-09-13 | 2001-12-21 | Koninkl Philips Electronics Nv | Semiconductor device with ESD protection |
| CN102299141A (zh) * | 2011-09-15 | 2011-12-28 | 西安中为光电科技有限公司 | 一种直接在led芯片上制造esd保护电路的方法 |
| CN102714206A (zh) * | 2010-01-20 | 2012-10-03 | 飞思卡尔半导体公司 | Esd保护器件和方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0435047A3 (en) | 1989-12-19 | 1992-07-15 | National Semiconductor Corporation | Electrostatic discharge protection for integrated circuits |
| US6560081B1 (en) | 2000-10-17 | 2003-05-06 | National Semiconductor Corporation | Electrostatic discharge (ESD) protection circuit |
| EP2393177B1 (en) | 2001-03-16 | 2015-12-30 | Sofics BVBA | Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies |
| US6998685B2 (en) | 2003-09-15 | 2006-02-14 | Chartered Semiconductor Manufacturing Ltd. | Electrostatic discharge protection device with complementary dual drain implant |
| US7057867B1 (en) | 2004-05-21 | 2006-06-06 | National Semiconductor Corporation | Electrostatic discharge (ESD) protection clamp circuitry |
| JP2006303110A (ja) | 2005-04-19 | 2006-11-02 | Nec Electronics Corp | 半導体装置 |
| US8072721B2 (en) | 2009-06-10 | 2011-12-06 | Hong Kong Applied Science And Technology Research Institute Co., Ltd. | ESD protection using a capacitivly-coupled clamp for protecting low-voltage core transistors from high-voltage outputs |
| US8369054B2 (en) | 2010-06-08 | 2013-02-05 | Hong Kong Applied Science And Technology Research Institute Co., Ltd. | NMOS-based feedback power-clamp for on-chip ESD protection |
-
2013
- 2013-06-25 US US13/925,956 patent/US9054521B2/en active Active
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293057A (en) * | 1992-08-14 | 1994-03-08 | Micron Technology, Inc. | Electrostatic discharge protection circuit for semiconductor device |
| US5712752A (en) * | 1994-12-22 | 1998-01-27 | Samsung Electronics Co., Ltd. | Input/output protecting circuit and a protection element |
| TW469622B (en) * | 1999-09-13 | 2001-12-21 | Koninkl Philips Electronics Nv | Semiconductor device with ESD protection |
| CN102714206A (zh) * | 2010-01-20 | 2012-10-03 | 飞思卡尔半导体公司 | Esd保护器件和方法 |
| CN102299141A (zh) * | 2011-09-15 | 2011-12-28 | 西安中为光电科技有限公司 | 一种直接在led芯片上制造esd保护电路的方法 |
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