CN103733336A - 结合静电放电保护电路及方法 - Google Patents

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Abstract

本发明揭示例如用于保护电路免受静电放电事件的电路、集成电路、设备及方法。在一实例方法中，使用由形成于半导体掺杂阱中的晶体管提供的泄漏电流触发晶闸管以将电流从信号节点传导到参考电压节点，所述晶体管与所述晶闸管的基极共享所述半导体掺杂阱。所述泄漏电流响应于所述信号节点处的噪声事件(例如，静电放电ESD事件)，且增加所述半导体掺杂阱的电压以正向偏压所述晶闸管的基极及集极。经触发的晶闸管将由ESD事件所致的电流传导到所述参考电压节点。

Description

结合静电放电保护电路及方法
技术领域
本发明的实施例大体上涉及集成电路，且更特定来说，在所说明的实施例中的一者或一者以上中，涉及使I/O驱动器与静电放电保护装置结合的电路。
背景技术
集成电路可通过输入节点、输出节点或输入/输出节点(例如接合垫、输入垫、输入/输出引脚、裸片端子、裸片垫、接触垫等等)连接到“外界”。通常配置为一反相器或多个反相器的缓冲器电路插入于此类节点与集成电路的有源电路之间。所述缓冲器电路通常包含应受保护免受超限电条件(例如，处置、测试及操作集成电路期间由静电放电(ESD)引起的电压及/或电流)的晶体管。使装置经受ESD被称为ESD事件。ESD事件为可导致损坏未经适当地保护的集成电路的电路的超限电条件的实例。通常，ESD保护电路与上述节点中的一者相关联。
典型的ESD保护电路包含提供到参考电压(例如接地)及/或到电压供应器(例如，VCC)的低阻抗导电路径，以在损坏集成电路的操作电路之前耗散(例如，分流)与ESD事件相关联的电压及/或电流的电路。作为具有形成反相器的上拉晶体管及下拉晶体管的输出电路的常规保护电路的实例，二极管可与所述上拉晶体管并联耦合，二极管可与所述下拉晶体管并联耦合，且ESD箝位电路可耦合于VCC与接地之间。在此情况中，例如，如果提供来自ESD事件的大的正电压(相对于例如接地的参考电压)给输出节点，那么瞬变ESD电流可向上流过与所述上拉晶体管并联耦合的二极管，且流过ESD箝位电路而到达接地。瞬变ESD电流也可通过驱动器电路的下拉晶体管从输出节点直接流到接地。可类似地耗散与大的负电压(相对于例如接地的参考电压)相关联的瞬变ESD电流。
虽然一些晶体管可能够在不损坏电路组件的情况下分流一些瞬变ESD电流，但是其它晶体管还是可能由于任何ESD电流而受到损坏。例如，高速输入或输出电路(或其它特制电路组件)几乎无法容忍任何瞬变ESD电流。换句话说，一些电路可能不是自保护的。并且，随着半导体装置继续缩小，其变得更易于发生ESD事件且更无法容忍ESD事件。而且，即使晶体管或其它电路组件可容忍小电平的瞬变ESD电流及/或电压，二极管或其它保护电路元件的触发电压也可高于(例如)晶体管的击穿电压。在此情况中，除二极管以外还可添加专用ESD电路以有助于将ESD电压及/或电流电平箝制在晶体管的击穿电压或击穿电流以下。
一些专用ESD电路包含展现出“突返”特性的电路组件。一般来说，突返特性提供触发条件，所述触发条件在被超过时致使电路进入低阻抗状态。当节点上的电条件超过保持条件时，维持所述低阻抗状态。具有突返特性的常规电路的实例包含晶闸管(例如硅控整流器(SCR))及过驱动金氧半导体(MOS)晶体管。
在使用突返电路设计适当保护电路时，触发条件必须足够低以在操作电路发生击穿条件之前提供保护。具有设定触发条件且通常也具有设定保持条件的常规电路的实例包含二极管触发SCR(DTSCR)。然而，一旦设定，调整(例如，改变、变更等等)所述触发条件通常需要重新设计保护电路。即，保护电路通常为“硬布线式”且在制造集成电路之后不再修改。并且，ESD保护的触发条件与对闩锁条件的防护的触发条件通常是不同的，因此，具有触发条件经设定以防护某个条件的保护电路可能会降低对其它超限电条件的防护效果。此外，添加专用ESD电路可增加出现在输入或输出节点处的电容，这在高速I/O电路中可能是无法接受的。除展现出低电容以外，高速应用的适当保护电路在一些情况中可能必须能够耗散高电平的电流、以快速瞬变响应时间接通且不引起非所要的闩锁效应。
附图说明
图1为具有根据本发明的实施例的驱动器电路及保护电路的输出电路的示意图。
图2为具有根据本发明的实施例的驱动器电路及ESD保护电路的输出电路的示意图。
图3为根据本发明的实施例的结合输出电路/ESD保护电路的示意图。
图4为实施图3的根据本发明的实施例的结合输出电路/ESD保护电路的集成电路的横截面图。
图5为根据本发明的实施例的具有基极调制的结合输出电路/ESD保护电路的示意图。
图6为根据本发明的实施例的控制电路的示意图。
图7为根据本发明的实施例的具有两个控制电路的结合输出电路/ESD保护电路的示意图。
图8为具有具备根据本发明的实施例的ESD保护电路的输入及输出电路的存储器系统的框图。
具体实施方式
下文陈述特定细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明白，本发明的实施例可在没有这些特定细节的情况下实践。此外，本文描述的本发明的特定实施例通过实例提供且不应用来将本发明的范围限于这些特定实施例。在其它例子中，未详细展示众所周知电路、控制信号、时序协议及软件操作以避免不必要地混淆本发明。
图1说明根据本发明的实施例的输出电路100。输出电路100包含驱动器电路110及保护电路120。输出电路100经配置以在输入节点处接收输入信号IN并至少部分响应于IN信号而提供输出信号OUT给输出节点140。所述输入及输出节点可表示输出电路100的信号节点。输出节点140可表示暴露于周围环境的集成电路的输出节点。
在图1的实施例中，驱动器电路110说明为以上拉晶体管112及下拉晶体管114形成的反相器。上拉晶体管112可为p沟道场效晶体管(pFET)，且下拉晶体管114可为n沟道FET(nFET)。驱动器电路可反相IN信号、缓冲及/或放大IN信号，并直接提供OUT信号给输出节点140或在IN信号穿过例如保护电路120等某一其它电路之后间接提供OUT信号给输出节点140。在一些实施例中，所述驱动器电路可包含多个反相器，或可为准备待提供给输出节点的输入信号(例如，IN信号)的任何种类的电路。
在图1中展示为与驱动器电路110并联耦合的保护电路120经配置以有助于保护驱动器电路110免受有害事件。例如，保护电路120可有助于保护驱动器电路110的晶体管112、114免受静电放电(ESD)或其它电噪声或磁噪声事件。虽然ESD或其它噪声可来自集成电路内的任何来源(例如过电压或过电流事件)，但是其也可经由输出节点140或其它外部节点来自外部源。例如，如果用户使手指或金属部分或任何其它物体触摸输出节点140，那么所述接触可引发ESD事件。保护电路120可有助于耗散(例如，分流)与ESD或其它事件相关联的电压及/或电流。保护电路120可进一步有助于限制(例如，箝制)电压及/或电流。在一些情况中，驱动器电路110的晶体管中的一者或两者也可能够分流一些电流，但是在其它情况中所述晶体管可能是脆弱的，因此在经受电压及/或电流的情况下易发生故障。例如，在具有作为高速输出驱动器电路(具有薄栅极氧化物晶体管)的驱动器电路110的实施例中，所述晶体管不一定能够充分地耗散所述ESD事件且因此而被损坏。
保护电路120可包含若干不同装置中的任一装置。例如，所述保护电路可包含一个或一个以上二极管及/或一个或一个以上晶闸管(例如，SCR)。所述保护电路还可包含一个或一个以上互补FET、电阻器或能够耗散电压及/或电流的任何其它组件。在一些实施例中，保护电路120可包含VCC接地ESD箝位电路。虽然图1说明保护电路120与驱动器电路110并联，但是保护电路也可经放置而与所述驱动器电路的晶体管串联或甚至与所述驱动器电路的晶体管合并，如下文更详细论述。并且，虽然图1描述集成电路的输出电路100，但是集成电路内的输入电路及其它电路也可易受ESD或其它噪声影响。为方便起见，下文详细地描述所述输出电路的保护电路，但是应了解本文揭示的概念也适用于集成电路中的输入电路及其它内部电路，且不限于输出电路。
图2说明根据本发明的实施例的输出电路200。输出电路200包含驱动器电路210及保护电路220。驱动器电路210类似于图1中所示的驱动器电路，且包含上拉晶体管212及下拉晶体管214。保护电路220包含彼此并联且与驱动器电路210的上拉晶体管212并联的二极管222及ESD电路226。保护电路220还包含彼此并联且与下拉晶体管214并联的二极管224及ESD电路228。如果输出电路200的输出节点240上发生ESD事件，那么ESD电路226、228可有助于分流ESD电流，借此保护驱动器电路210中的晶体管212、214免受ESD电流及/或电压。在一些实施例中，还可添加VCC-接地ESD箝位电路(图2中未展示)作为保护电路220的部分。保护电路220为各种ESD条件提供电流路径。例如，保护电路220经配置以将电流从输出节点240传导到例如参考电压节点(例如，接地节点)及电压供应器节点(例如，VCC节点)等电力节点。保护电路220进一步经配置以将电流从所述电压供应器节点传导到所述参考电压节点且从所述参考电压节点传导到所述电压供应器节点。
在操作中，保护电路220通过分流由ESD事件所致的至少一些电流(而非使晶体管212、214管理所述电流)来保护驱动器电路210。例如，保护电路220将响应于提供给输出节点240的正(相对于VCC及接地)ESD电压，分别通过二极管222(即，电流I3)及ESD电路228(即，电流I1)将电流从输出节点240传导到所述电压供应器节点及/或传导到所述参考电压节点。保护电路220还将响应于提供给输出节点240的负(相对于VCC及接地)ESD电压，分别通过ESD电路226(即，电流I2)及二极管224(即，电流I4)将电流从输出节点240传导到所述电压供应器节点及/或传导到所述参考电压节点。
虽然图2说明所述保护电路分别针对上拉晶体管212及下拉晶体管214中的每一者包含ESD电路226、228，但是保护电路还可包含一个ESD电路以对上拉晶体管212或下拉晶体管214提供ESD防护。例如，在一些实施例中，所述保护电路可包含用于下拉晶体管214的ESD电路228，但不包含ESD电路226。相反地，在其它实施例中，所述保护电路可包含用于上拉晶体管212的ESD电路226，但不包含ESD电路228。如果要求减小所述保护电路的大小，那么可使用此类实施例。此外，如果所述上拉晶体管或所述下拉晶体管经配置以具有足够的ESD自防护，那么所述保护电路可能无需进一步包含用于所述晶体管的额外ESD电路。
图3说明根据本发明的实施例的输出电路300。输出电路300可包含于I/O电路中。输出电路300包含驱动器电路310及保护电路320。驱动器电路310包含上拉晶体管312及下拉晶体管314。保护电路320包含与上拉晶体管312并联耦合的硅控整流器(SCR)350且进一步包含与下拉晶体管314并联耦合的SCR355。SCR350进一步提供耦合到参考电压节点(例如，接地)及输出节点340的二极管324。SCR355进一步提供耦合到输出节点340及电压供应器节点(例如，VCC)的二极管322。二极管324及322分别表示图2的二极管224及222。输出电路300尤其可有用于高速切换应用。驱动器电路310的部分与保护电路320的部分合并，而非具有与所述驱动器电路相异的ESD或其它保护电路。例如，输出电路300的上拉晶体管312及下拉晶体管314可与用作保护电路的SCR350、355合并。
在一些实施例中，输出电路300可具有与上拉晶体管312合并的SCR350。如下文将结合图4解释，SCR350与所述上拉晶体管“合并”，其中所述上拉晶体管的本体与SCR350的至少部分共享n阱361。返回图3，然而，SCR350可显现为包含两个双极性结晶体管(BJT)352、353及二极管324：第一BJT352可为pnp型BJT，其中其射极耦合到电压供应器节点(例如，VCC)，其基极耦合到第二npn型BJT353的集极，且其集极耦合到第二BJT353的基极且进一步耦合到参考电压节点(例如，接地)。第二BJT353的射极可耦合到输出节点340，所述射极进一步提供二极管324。
虽然图3说明第一BJT352与第二BJT353是分离装置，但是如图4中说明且如下文论述，两个BJT352、353不一定分离，反而可共享掺杂区域且因此形成p-n-p-n型晶闸管，而非形成两个相异BJT。例如，第一BJT352的基极在集成电路上可共享与第二BJT353的集极相同的掺杂区域(n阱361)，且第一BJT352的集极在所述集成电路上可共享与第二BJT353的基极相同的掺杂区域(p阱362)。二极管324可包括p阱362及用作第二BJT353的射极的n+区域363。此外，如上提及，上拉p型晶体管312的本体可形成于其中形成第一BJT352的基极及第二BJT353的集极的n阱361中。
输出电路300还可包含与下拉晶体管314合并的SCR355。如下文将结合图4解释，SCR355与下拉晶体管314“合并”，其中所述下拉晶体管的本体可与SCR355的至少部分共享p阱371。返回图3，然而，所述SCR355可显现为包含两个双极性结晶体管(BJT)357、358：第三BJT357可为pnp型BJT，其中其射极耦合到输出节点340，其基极系接到第四npn型BJT358的集极(其可系接到VCC)，且其集极系接到第四BJT358的基极。第四BJT358的射极可系接到接地。二极管322通过耦合到输出节点340及VCC的第三BJT357的射极-基极提供。
虽然图3说明第三BJT357与第四BJT358是分离装置，但是如图4中说明且如下文论述，两个BJT357、358不一定分离，反而可共享掺杂区域且因此形成p-n-p-n型晶闸管，而非形成两个相异BJT。例如，第三BJT357的基极在集成电路上可共享与第四BJT358的集极相同的掺杂区域(n阱371)，且第三BJT357的集极在所述集成电路上可共享与第四BJT358的基极相同的掺杂区域(p阱372)。二极管322可包括n阱371及用作第三BJT353的射极的p+区域370。此外，下拉n型晶体管314的本体可共享作为第三BJT357的集极及第四BJT358的基极的p阱372。
在操作中，SCR350提供从VCC及接地到输出节点340的电流路径(即，分别为电流I2及I4)，且SCR355提供从输出节点340到接地及VCC两者的电流路径(即，分别为电流I1及I3)。如已知，SCR在触发时展现出“突返”电流-电压关系。有利的是，SCR350、355的突返特性用于保护晶体管312、314。驱动器电路310的晶体管312、314可分别用作SCR350、355的触发电路，这可有效地降低SCR350、355的触发电压；此外，如下文论述，可通过基极调制而有效地更进一步降低所述触发电压。因此，SCR350、355可在足够低电压下触发以传导由ESD事件所致的电流且进一步将跨晶体管312、314的电压箝制到足够低电压以防止ESD事件损坏晶体管312、314。
图4说明以三阱结构(其中n阱及p阱在N盆内)实施的根据本发明的实施例的图3的输出电路300的横截面图。n阱及N盆掺杂有n型掺杂剂且p阱掺杂有p型掺杂剂。然而，在一些实施例中，输出电路300可在本征衬底晶片上以双阱结构实施。
除说明上文描述的SCR350、355的横截面图以外，图4还说明上拉驱动器晶体管312及下拉驱动器晶体管314。上拉晶体管312包含栅极364、耦合到VCC的源极360(共享与上文描述的第一BJT352的射极相同的掺杂区域)及耦合到输出节点340的漏极365。并且，下拉晶体管314包含栅极375、耦合到输出节点340的漏极374及耦合到接地的源极373(共享与上文描述的第四BJT358的射极相同的掺杂区域)。图4还说明n阱361通过n+掺杂区域366耦合到VCC(有效地产生图3中所示的电阻R1)，且还说明p阱372通过p+掺杂区域377耦合到接地(有效地产生图3中所示的电阻R2)。
输出电路300可以相对较低的电容负载提供ESD防护。耦合到输出节点340的有源区域类似于仅具有二极管的常规ESD方案中的有源区域，从而提供低输出节点电容。尽管嵌入所述输出电路内的上拉晶体管312及下拉晶体管314不一定能够单独处置ESD电流及/或电压，但是紧密耦合的SCR350、355可被ESD事件触发(如下文解释)且可箝制过电压及/或分流过电流以保护形成驱动器电路310的晶体管312、314。
在操作中，输出电路300中的SCR350、355可被(例如)ESD事件触发(例如，开启)。参考SCR355及下拉晶体管314，如果提供给输出节点340的ESD电压超过ESD事件期间的触发电压，那么晶体管314可进入导致泄漏电流的状态(例如，使本体372-漏极374结反向偏压)，由于所述泄漏电流穿过电阻R2而到接地，所以所述泄漏电流增加p阱372的电压。随着p阱372的电压增加，第四BJT358的基极(372)-射极(373)结可变成正向偏压。第四BJT358的所得集极(371)电流减小第三BJT357的基极(371)的电压，且提供给输出节点340的ESD电压正向偏压第三BJT357的射极(370)-基极(371)结以触发SCR355“开启”，借此从其先前高阻抗状态切换到低阻抗状态。ESD电流接着可流入p阱372中，且从p阱372处开始，ESD电流可由于第四BJT358的基极(372)-射极(373)结的正向偏压而分流到接地(即，电流I1)。换句话说，晶体管314可用作SCR355的触发元件，这是因为在正ESD电压施加到输出节点340时，晶体管314进入反向偏压状态。所述反向偏压状态导致从输出节点340流过p阱372且流到接地的泄漏电流，由于电阻R2，所述泄漏电流增加了第四BJT358的基极372的电压且又降低了SCR355的触发点。
参考SCR350及上拉晶体管312，如果提供给输出节点340的ESD电压为比ESD事件期间的触发电压更小的负值，那么晶体管312可进入导致泄漏电流的状态(例如，使漏极365-本体361结反向偏压)，所述泄漏电流由于其穿过电阻R1到输出节点340而降低n阱361的电压。随着n阱361的电压降低，第一BJT352的基极(361)-射极(360)结可变成正向偏压。所述第一BJT352的所得集极(362)电流增加第二BJT353的基极(362)的电压，且提供给输出节点340的ESD电压正向偏压第二BJT353的基极(362)-射极(363)结以触发SCR350“开启”，借此从其先前高阻抗状态切换到低阻抗状态。归因于施加到所述输出节点处的低于接地的ESD电压，ESD电流接着可从VCC流入p阱362中且流到输出节点340(即，电流I2)。换句话说，晶体管312可用作SCR350的触发元件，这是因为当负ESD电压施加到输出节点340时，晶体管312进入反向偏压状态。所述反向偏压状态导致从VCC366流过n阱361且流到输出节点540的电流，由于电阻R1，所述电流降低了第二BJT352的集极361的电压且又降低了SCR350的触发点。
此外，在导致提供给输出节点340的正电压的ESD事件期间，SCR355的二极管322将电流从输出节点340分流到VCC(即，电流I3)且箝制跨上拉晶体管312的电压以防止损坏。在导致提供给输出节点340的负电压的ESD事件期间，SCR350的二极管324将电流从接地分流到输出节点340(即，电流I4)且也箝制跨下拉晶体管314的电压以防止损坏。
虽然图3及4说明SCR350与上拉晶体管312合并且SCR355与下拉晶体管314合并的输出电路300的实施例，但是在一些实施例中，输出电路300可仅具有与上拉晶体管312或下拉晶体管314合并的SCR。例如，输出电路300可仅具有与下拉晶体管314合并的SCR，所述下拉晶体管由n型晶体管形成，这是因为n型晶体管通常比(例如)可用于上拉晶体管的p型晶体管对ESD事件更敏感。换句话说，虽然在一些例子中p型晶体管可经制造使得其容忍特定ESD事件，但是对应的n型晶体管可能更难以容忍ESD事件。因此，输出电路300可包含与驱动器电路310的晶体管312、314中的一者或两者合并的一个或两个SCR。
还有，虽然图3及4展示形成在两个不同的N盆369及379中的两个SCR晶体管结合电路，但是在一些实施例中，两个SCR晶体管结合电路可形成在单个N盆中。此外，在一些但非全部实施例中可向图3及4中所示的输出电路300添加VCC-接地ESD箝位电路(未展示)以进一步改善装置的ESD特性。
此外，虽然SCR350、355各自说明为一对BJT，但是其各自可为如上提及的单个p-n-p-n装置。例如，第一SCR350可被视为p(360)-n(361)-p(362)-n(363)装置，而第二SCR355可为p(370)-n(371)-p(372)-n(373)装置。
图5说明根据本发明的另一实施例的输出电路500。输出电路500类似于图3中所示的输出电路300，且包含驱动器电路510及保护电路520。然而，图5中所示的输出电路500还包含控制电路580、585。控制电路可调制n阱561及p阱572的有效电阻以在(例如)ESD事件期间设定SCR550、555的第一(例如，低)触发点，或在(例如)通电周期及正常操作期间设定所述SCR的第二(例如，高)触发点。
输出电路500的操作可与输出电路300的操作相似，相似之处在于：SCR550在触发时提供从VCC及接地到输出节点540的电流路径，且SCR555在触发时提供从输出节点540到接地及VCC的电流路径。如同图3中的输出电路300，输出电路500的晶体管512、514可分别用作SCR550、555的触发电路。如上所述，晶体管512、514有效地降低SCR550、555的触发电压，这是因为在ESD事件期间流过所述晶体管的基极的泄漏电流归因于n阱561及p阱572的固有电阻而增加所述阱的电压，且增加的阱电压又分别降低SCR550、555的触发点。
然而，图5中的输出电路500中的控制电路580、585允许有选择性地增加n阱561及p阱572的有效电阻使其超出其固有电阻以在(例如)ESD事件期间进一步降低SCR触发点。通过增加n阱561及p阱572的有效电阻，所述控制电路增加所述阱的电压，这是因为流过相应阱的泄漏电流在电阻增加的同时保持相同。换句话说，通过增加阱电阻(例如，通过经由控制电路增加额外电阻)，控制电路580、585降低升高所述阱的电压所需要的泄漏电流的量。n阱及p阱的增加的电压又可导致SCR550、555在施加在输出节点540处的较低ESD电压下触发。
控制电路580、585还允许阱561、572的有效电阻(例如)在通电后且在正常操作期间保持在其固有电平，使得SCR550、555并未基于可能发生在输出电路500的特定操作周期期间的可接受正常的电力尖峰而触发。如果所述电力尖峰具有可引致损坏所述输出电路的相对较高电压及/或电流电平，或如果存在ESD事件，那么所述控制电路将捕获这些变化并切换模式以对阱561、572提供高电阻以允许SCR在低电压下触发。在一些实施例中，所述控制电路可允许在一值范围内改变一个或一个以上阱的有效电阻。
作为可如何操作具有控制电路580、585的输出电路500的一个实例，所述控制电路可在输出电路500关断的同时增加阱电阻(借此降低SCR触发点)。具有低SCR触发点可增加所述输出电路的ESD敏感度，这可促进耗散处置或测试所述装置期间由ESD事件产生的非所要电流。当输出电路500通电时，控制电路580、585可降低阱电阻(借此增加SCR触发点)。具有较高SCR触发点可防止所述输出电路将电力尖峰解释为ESD事件。当所述装置开启且在稳定状态中时，控制电路580、585可经调谐以捕获正常操作期间的高电压/电流事件(例如，ESD事件及极端电力尖峰)，且接着任选地再次增加阱电阻以再次降低SCR触发点。
图6说明可用以至少部分基于CNTRL信号调制集成电路中的阱区域的有效电阻的控制电路600的一个实施例。控制电路600包含与n沟道FET604并联耦合的电阻602，其中CNTRL信号施加到nFET的栅极。在一些实施例中，nFET的本体可耦合到耦合有nFET的源极的相同电压节点。在一些实施例中，所述电阻实施为相对较高电阻(例如，50千欧姆到100千欧姆)。图5的控制电路580、585可实施为图6的控制电路600以调制SCR550、555的触发点。
为方便起见，控制电路600的操作将如其实施为图5的输出电路500的控制电路585一般来论述。在CNTRL=0伏特的第一条件下，控制电路600的nFET604表现为开路，借此呈现出由电阻602提供到p阱572的增加的电阻。所述增加的电阻可增加p阱572的总有效电阻，且因此降低正向偏压基极572到射极573结所需要的电流，借此降低SCR555的触发电压。相比之下，如果CNTRL＞0伏特，那么nFET604变得导电，且p阱572的总电阻将会降低，借此增加正向偏压基极572到射极573结所需要的电流且增加SCR555的触发电压。当CNTRL=VCC伏特时，所述控制电路的nFET604可完全开启，实质上充当低电阻路径(例如，短路)。在此情况中，p阱572的有效电阻可大致与所述阱的固有电阻相同。
如上所述，当集成电路未通电时，CNTRL信号可差不多为0伏特，从而导致p阱572的电阻为大，从而可导致SCR555的触发电压为低。这可对输出电路500提供较大的ESD防护，这是因为触发SCR以给来自ESD事件的过电流/过电压放电可能需要较低的电流及/或电压。然而，在所述集成电路通电之后，可升高CNTRL信号以减小通过所述控制电路增加的电阻，从而可增加SCR的触发电压且对应地增加所述输出电路的闩锁抗扰性。在一些实施例中，当在正常操作期间捕获到ESD事件或极端电力尖峰/噪声时可减小CNTRL信号以再次增加阱572的电阻，且借此降低SCR555的触发电压。
虽然控制电路600的上述论述描述固定电阻602与nFET604并联，但是如本技术领域中已知，控制电路600可具有许多其它配置，例如可变电阻器或其它可变阻抗组件。
图7说明根据本发明的另一实施例的输出电路700。除了控制电路790耦合于上拉晶体管712的漏极765与输出节点740之间且控制电路795耦合于下拉晶体管714的漏极774与输出节点740之间以外，输出电路700类似于图3中的输出电路300或图5中的输出电路500。将控制电路790及795添加到输出电路700可允许调谐所述上拉及下拉晶体管的驱动强度，且与不具备控制电路790、795的输出电路相比还可减小针对给定ESD电压流过所述晶体管的ESD电流。可使用输出电路700的常规电路(例如，裸片上终止(ODT)电阻)实施所述控制电路。在一些实施例中，输出电路700可仅具有控制电路790、795中的一者、所述控制电路二者或不具备所述控制电路。
图8说明根据本发明的实施例的存储器800的一部分。存储器800包含存储器单元阵列802，所述存储器单元可为(例如)DRAM存储器单元、SRAM存储器单元、快速存储器单元或一些其它类型的存储器单元。存储器800包含命令解码器806，所述命令解码器通过命令总线808接收存储器命令并在存储器800内产生对应的控制信号以执行各种存储器操作。行及列地址信号通过地址总线820施加到存储器800并提供给地址锁存器810。所述地址锁存器接着输出分离列地址及分离行地址。
通过地址锁存器810分别提供行及列地址给行地址解码器822及列地址解码器828。列地址解码器828选择延伸穿过阵列802且对应于相应列地址的位线。行地址解码器822连接到激活阵列802中对应于所接收的行地址的存储器单元的相应行的字线驱动器824。对应于所接收的列地址的所选择的数据线(例如，一位线或若干位线)耦合到读取/写入电路830以经由输入-输出数据总线840提供读取数据给数据输出电路834。耦合到数据输出电路834的输出垫842用于电耦合到存储器800。写入数据通过数据输入电路844及存储器阵列读取/写入电路830施加到存储器阵列802。耦合到数据输入电路844的输入垫846用于电耦合到存储器800。命令解码器806响应于施加于命令总线808的存储器命令以对存储器阵列802执行各种操作。特定来说，命令解码器806用以产生内部控制信号以从存储器阵列802读取数据且将数据写入存储器阵列802。
在一些实施例中，输出电路834及输入电路844包含分别与输出及输入缓冲器合并的ESD保护电路836及848，例如SCR。当相对较高电压/较高电流信号施加于输出垫842或输入垫846时，ESD保护电路836及848保护存储器800的电路免受(例如)ESD事件。此外，如先前论述，ESD保护电路836、848可允许调制包含于所述保护电路中的SCR的触发条件。在一些实施例中，如先前论述，ESD保护电路836、848可用于存储器800的通电序列。即，当未施加电力于存储器800时，保护电路836、848的触发条件相对较低。相比之下，在通电期间或在施加电力于存储器800之后，相对于未施加电力时将保护电路836、848的触发条件调制为较高触发条件。
根据前述内容将明白，虽然本文已出于说明的目的描述本发明的特定实施例，但是可在不脱离本发明的精神及范围的情况下做出各种修改。例如，图3、5及7说明包含用于上拉晶体管312及下拉晶体管314二者的类似ESD电路的保护电路的实施例。然而，保护电路的ESD电路并不限于具有相同的设计，且可为不同设计并包含彼此不同的电路。例如，在一些实施例中，所述保护电路包含与所述下拉晶体管并联耦合的SCR但使用与上拉晶体管312并联耦合的不同电路，例如其它晶闸管、MOS电路或其它电路。同样地，在其它实施例中，所述保护电路包含与所述上拉晶体管并联耦合的SCR但使用与所述下拉晶体管并联耦合的不同电路。因此，本发明仅由所附权利要求书限制。

Claims (28)

1.一种集成电路，其包括：
晶体管，其耦合到节点；及
晶闸管，其耦合到所述节点且经配置以耗散与所述节点处的噪声事件相关联的电流及/或电压；
其中所述晶闸管与第一晶体管共享掺杂阱区域。
2.根据权利要求1所述的集成电路，其中所述掺杂阱区域的电阻经配置以被调制。
3.根据权利要求1所述的集成电路，其中所述晶体管为第一晶体管，所述晶闸管为第一晶闸管，且所述掺杂阱区域为第一掺杂阱区域，所述集成电路进一步包括：
第二晶体管；
第二晶闸管，其耦合到所述节点且经配置以耗散与ESD事件相关联的电流；
其中所述第二晶闸管与所述第二晶体管共享第二掺杂阱区域。
4.根据权利要求3所述的集成电路，其中所述第二掺杂阱区域的电阻经配置以被调制。
5.根据权利要求3所述的集成电路，其中所述第一晶体管及所述第二晶体管形成输出电路。
6.根据权利要求5所述的集成电路，其中所述输出电路为输出驱动器。
7.根据权利要求5所述的集成电路，其中所述输出电路为输入驱动器。
8.根据权利要求1所述的集成电路，其中所述噪声事件为静电放电ESD事件。
9.根据权利要求1所述的集成电路，其进一步包括ESD箝位电路。
10.一种设备，其包括：
第一阱，其掺杂有第一掺杂剂类型；
所述第一阱内的第一区域，其掺杂有第二掺杂剂类型；
第二阱，其掺杂有所述第二掺杂剂类型，所述第二阱在所述第一阱内；
所述第二阱内的第二区域，其掺杂有所述第一掺杂剂类型；
栅极；及
漏极区域；
其中所述漏极区域、所述栅极及所述第一及第二区域中的一者一起形成受保护电路的晶体管，且所述第一阱、所述第一区域、所述第二阱及所述第二区域一起形成晶闸管。
11.根据权利要求10所述的设备，其进一步包括经配置以调制所述第一阱的电阻的控制电路，所述控制电路包括：
电阻；及
第二晶体管，其与所述电阻并联耦合。
12.根据权利要求11所述的设备，其中所述第二晶体管包括：
源极；及
本体；
其中所述本体及所述源极耦合到参考电压节点。
13.根据权利要求10所述的设备，其中所述区域及阱包含于三阱结构中。
14.根据权利要求10所述的设备，其中所述第一区域耦合到输入节点或输出节点。
15.一种电路，其包括：
受保护晶体管，其耦合到电力节点及信号节点；
保护电路，其耦合于所述电力节点与所述信号节点之间，且具有第一及第二晶体管，其中所述受保护晶体管的本体形成于其中形成所述第一晶体管的基极及所述第二晶体管的集极的半导体掺杂阱中。
16.根据权利要求15所述的电路，其中所述保护电路进一步包含耦合于所述电力节点与所述信号节点之间的二极管。
17.根据权利要求15所述的电路，其中所述第二晶体管的基极及射极还形成二极管。
18.根据权利要求15所述的电路，其中所述受保护晶体管包括下拉晶体管且所述电力节点包括参考电压节点，所述受保护晶体管进一步包括耦合于电压供应器节点与所述信号节点之间的上拉晶体管，且其中所述保护电路进一步包括第三及第四晶体管，所述上拉晶体管的本体形成于其中形成所述第三晶体管的基极及所述第四晶体管的集极的半导体掺杂阱中。
19.根据权利要求15所述的电路，其中所述电力节点包括参考电压节点且所述保护电路进一步包含控制电路，所述控制电路具有耦合到所述第一晶体管的所述基极及所述第二晶体管的所述集极的可变阻抗，所述控制电路进一步耦合到所述参考电压节点。
20.根据权利要求19所述的电路，其中所述控制电路进一步包括：
晶体管，其与所述可变阻抗并联耦合。
21.根据权利要求19所述的电路，其中所述上拉及下拉晶体管形成输出驱动器电路且所述信号节点为输出节点。
22.根据权利要求18所述的电路，其中所述下拉晶体管经配置以响应于所述信号节点处的ESD事件提供反向偏压泄漏电流，所述泄漏电流提供给其中形成所述第一晶体管的所述基极的所述半导体掺杂阱且流到所述参考电压节点。
23.一种方法，其包括：
使用由至少部分形成于半导体掺杂阱中的与晶闸管的第一区域共享所述半导体掺杂阱的晶体管提供的泄漏电流触发所述晶闸管以将电流从信号节点传导到电力节点，所述泄漏电流响应于所述信号节点处的噪声事件而提供且所述泄漏电流增加所述半导体掺杂阱的电压以正向偏压所述晶闸管的所述第一区域及第二区域；及
通过所述经触发的晶闸管将由所述噪声事件所致的电流传导到所述电力节点。
24.根据权利要求23所述的方法，其中所述半导体掺杂阱具有固有电阻，且进一步包括：
选择性地增加电阻以增加所述半导体掺杂阱的有效电阻使其超出所述半导体掺杂阱的所述固有电阻。
25.根据权利要求24所述的方法，其中当具体实施所述晶闸管的装置关断时选择性地增加所述电阻。
26.根据权利要求24所述的方法，其进一步包括：
选择性地移除所述电阻以将所述半导体掺杂阱的所述有效电阻以降低到近似所述半导体掺杂阱的所述固有电阻。
27.根据权利要求23所述的方法，其中所述第一区域包括基极区域且所述第二区域包括集极区域。
28.根据权利要求23所述的方法，其中所述电力节点为参考电压节点，所述晶闸管为第一晶闸管，所述晶体管为第一晶体管，且所述半导体掺杂阱为第一半导体掺杂阱，所述方法进一步包括：
使用由形成于第二半导体掺杂阱中的与第二晶闸管的第一区域共享所述第二半导体掺杂阱的第二晶体管提供的泄漏电流触发所述第二晶闸管以将电流从电压供应器节点传导到所述信号节点，所述泄漏电流响应于所述信号节点处的噪声事件而提供且所述泄漏电流降低所述第二半导体掺杂阱的电压以正向偏压所述第二晶闸管的所述第一区域及第二区域；及
通过所述经触发的第二晶闸管从所述电压供应器节点传导由所述噪声事件所致的电流。
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