KR20060049304A - 반도체 집적회로 - Google Patents

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KR20060049304A
KR20060049304A KR1020050100092A KR20050100092A KR20060049304A KR 20060049304 A KR20060049304 A KR 20060049304A KR 1020050100092 A KR1020050100092 A KR 1020050100092A KR 20050100092 A KR20050100092 A KR 20050100092A KR 20060049304 A KR20060049304 A KR 20060049304A
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KR
South Korea
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wiring
mos transistor
power supply
inverter
protection circuit
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KR1020050100092A
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English (en)
Inventor
야스히로 이시즈까
가즈오 다나까
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
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Abstract

전원 노이즈 등의 비교적 작은 전원 변동에 의해서 보호 회로에 오동작을 일으키기 어렵게 한다.
보호 회로는 전원 배선(3)과 그라운드 배선(4) 사이에 직렬 접속된 제1 저항(10) 및 용량(11)과, 제1 저항과 용량 사이에 입력이 접속된 인버터(12)와, 인버터의 출력을 게이트 전극에 받고, 드레인 전극과 소스 전극이 전원 배선과 그라운드 배선에 접속된 MOS 트랜지스터(13)를 갖는다. 고전압 변동이 전원 배선에 인가되면, 제1 저항과 용량의 접속점의 레벨 변화는 그 시상수에 따라서 지연된다. 이 지연에 의해서 인버터의 출력을 받는 MOS 트랜지스터가 일시적으로 온 상태가 되어 고전압이 그라운드 배선으로 빠져나간다. 인버터의 출력은 제2 저항(14)을 통하여 그라운드 배선에 풀다운되어 있기 때문에, 인버터의 출력이 원하지 않게 변동되더라도 MOS 트랜지스터의 게이트 입력이 변동되는 것은 억제된다.
반도체 집적 회로, MOS 트랜지스터, 보호 회로, 전원 배선, 그라운드 배선, 인버터, 드레인 전극, 소스 전극, 게이트 전극

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 클램프 MOS 트랜지스터에 대한 게이트 바이어스와 웰 바이어스 양쪽을 행하는 보호 회로의 일례를 도시하는 회로도.
도 2는 도 1의 보호 회로에서의 클램프 MOS 트랜지스터의 디바이스 구조적인 평면도.
도 3은 도 2의 III-III 종단면도.
도 4는 보호 회로의 동작 설명도.
도 5는 클램프 MOS 트랜지스터에 대한 게이트 바이어스와 웰 바이어스에 의해서 얻어지는 방전 특성을 예시하는 특성도.
도 6은 클램프 MOS에 대한 게이트 바이어스와 웰 바이어스의 경로 분리를 행한 다른 보호 회로를 예시하는 회로도.
도 7은 도 6의 보호 회로에서의 MOS 트랜지스터의 디바이스 구조적인 평면도.
도 8은 도 7의 VIII-VIII 단면도.
도 9는 방전 소자에 사이리스터를 이용한 또 다른 보호 회로를 예시하는 단면도.
도 10은 사이리스터의 디바이스 구조적인 단면도.
도 11은 MOS 트랜지스터와 사이리스터에 의한 방전 전류 특성을 예시하는 특성도.
도 12는 반도체 집적 회로에서 고압 서지에 대한 보호 회로의 전원 네트를 예시하는 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1, 1A, 1B:보호 회로
2:반도체 집적 회로
3:전원 배선
4:그라운드 배선
5:외부 전원 패드
6:외부 그라운드 패드
VCC:전원 전압
VSS:그라운드 전압
10:제1 저항
11:용량
12:CMOS 인버터
13:클램프 MOS 트랜지스터
14:제3 저항
17:기생 다이오드
20:웰 영역
26:기생 바이폴라 트랜지스터
30:입력 보호 회로
33:외부 입출력 패드
31:입출력 버퍼
40:CMOS 인버터
41:제3 저항
43:기생 다이오드
50:사이리스터
50A:PNP 바이폴라 트랜지스터
50B:NPN 바이폴라 트랜지스터
51:MOS 트랜지스터
60:p형 웰 영역
61:n형 웰 영역
70, 71:회로 모듈
[특허문헌 1] 일본 특허 공개 2004-14929호 공보(도 1, 단락 0060)
본 발명은 반도체 집적 회로의 입력 단자나 전원 단자에 대한 정전기 방전 (Electrostatic Discharge:ESD) 등에 의한 고전압 변동에 의해서 내부 회로가 파괴되는 것을 억제하기 위한 보호 회로에 관한 것이다.
상기 ESD에 대한 보호 회로로서 특허 문헌 1에는 전원 배선과 그라운드 배선 사이에 직렬 접속된 저항 소자 및 용량 소자와, 상기 저항 소자와 용량 소자 사이에 입력이 접속된 CMOS 인버터와, 상기 CMOS 인버터의 출력을 게이트 전극에 받아 드레인 전극과 소스 전극이 상기 전원 배선과 그라운드 배선에 접속된 n채널형의 클램프 MOS 트랜지스터를 갖는 구성이 나타내어져 있다. 통상의 상태에서는 CMOS 인버터의 출력이 로우 레벨이 되고, 이것을 게이트에 받는 클램프 MOS 트랜지스터는 오프 상태가 되어 있다. ESD에 의한 고전압 변동이 전원 배선에 인가되면 상기 저항 소자 및 용량 소자와의 접속점의 레벨 변화는 그 시상수에 따라서 지연되어, CMOS 인버터의 동작 전원측의 레벨 상승에 대해서 CMOS 인버터의 입력 레벨의 상승이 지연되고, 이것에 의해서 소정 기간 CMOS 인버터의 출력이 하이 레벨이 되고, 이 기간만큼 클램프 MOS 트랜지스터가 온 상태가 되어, 전원 배선의 고전압이 그라운드 배선으로 빠져나간다.
본 발명자는 상기 보호 회로에 대해서 검토했다. 첫째로, 통상의 상태에 있어서 CMOS 인버터의 출력이 전원 노이즈에 과잉 반응하여 클램프 MOS 트랜지스터의 게이트 입력이 불안정해져서 클램프 MOS 트랜지스터에 리크를 일으킬 우려가 있는 것이 본 발명자에 의해서 명백해졌다. 이러한 리크는 쓸데없는 전력을 소비하게 한다.
둘째로, 클램프 회로의 동작을 향상시켜 저 면적화하는 것에 대한 검토이다. 보호 회로에 의한 클램프 동작 속도, 즉 클램프 MOS 트랜지스터에 의한 고전압의 인발 속도는 클램프 MOS 트랜지스터의 사이즈가 클수록 빨라지고, 그것에 따라서 면적도 커진다. 보호 회로는 면적적으로 허용되는 한 많이 배치하는 것이 효과적이다. 따라서, 면적을 크게 하지 않고서 클램프 속도를 향상시키는 것이 고전압 변동에 의한 반도체 집적 회로의 파괴 방지에 효과적인 것이 명백해졌다.
셋째로는 반도체 집적 회로의 저전압화에 대해서 클램프 전압을 저전압화할 필요가 있는 것이다.
본 발명의 목적은 전원 노이즈 등의 비교적 작은 전원 변동에 의해서 보호 회로에 오동작을 일으키기 어려운 반도체 집적 회로를 제공하는 것에 있다.
본 발명의 다른 목적은 보호 회로에 의한 클램프 동작 속도의 향상에 의해서 보호 회로의 저 면적화를 실현할 수 있는 반도체 집적 회로를 제공하는 것에 있다.
본 발명의 또 다른 목적은 보호 회로에 의한 클램프 전압을 저전압화할 수 있는 반도체 집적 회로를 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로 명백해질 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
〔1〕본 발명에 따른 반도체 집적 회로는, 제1 배선으로서의 전원 배선(3)과 제2 배선으로서의 그라운드 배선(4) 사이의 전위차가 소정 값 이상이 되었을 때 동작하는 보호 회로, 즉, 전원 배선(3)과 그라운드 배선(4) 간 고전압 변동에 대한 보호 회로를 갖는다. 상기 보호 회로는 전원 배선과 그라운드 배선 사이에 직렬 접속된 저항 소자로서의 제1 저항(10) 및 용량 소자로서의 용량(11)과, 상기 제1 저항과 용량 사이에 입력이 접속된 인버터(12)와, 상기 인버터의 출력을 게이트 전극에 받아 드레인 전극과 소스 전극이 상기 전원 배선과 그라운드 배선에 접속된 MOS 트랜지스터(13)를 갖고, 상기 그라운드 배선에 제2 저항 소자로서의 제2 저항(14)을 통하여 상기 MOS 트랜지스터의 게이트 전극이 접속된다.
통상의 상태에서는 상기 인버터의 출력을 게이트에 받는 상기 MOS 트랜지스터는 오프 상태가 된다. ESD 등에 의한 고전압 변동이 전원 배선에 인가되면, 그것에 추종하여 상기 인버터의 동작 전원측의 레벨은 고전압의 인가에 추종하여 직접적으로 변화되지만, 상기 제1 저항 및 용량과의 접속점(N3)의 레벨 변화는 그 시상수에 따라서 지연된다. 이 지연에 의해서 소정 기간 상기 인버터의 출력을 받는 MOS 트랜지스터가 온 상태가 되어, 전원 배선의 고전압이 그라운드 배선으로 빠져나가게 된다. 그 후에는 통상 상태와 동일하게 되도록 상기 MOS 트랜지스터는 오프 상태가 된다. 상기 MOS 트랜지스터가 오프 상태가 되어 있을 때, 전원 노이즈에 의해서 그라운드 배선의 레벨이 부유하거나, 전원 배선의 레벨이 저하하거나 하면, 인버터의 동작 전원의 변화에 대해서 상기 제1 저항 및 용량과의 접속점의 레벨 변화가 그 시상수에 따라서 지연된다. 이것에 의해서 상기 인버터의 출력이 변동하면, 상기 MOS 트랜지스터에 원하지 않는 전류가 흐를 우려가 있다. 이때, 인 버터의 출력은 제2 저항을 통하여 그라운드 배선에 풀 다운되어 있기 때문에, 인버터의 출력이 원하지 않게 변동했을 때, 그것에 의해서 MOS 트랜지스터의 게이트 입력이 변동되는 것을 억제할 수 있다.
〔2〕본 발명의 구체적인 형태로서, 상기 MOS 트랜지스터가 형성되어 있는 기판 영역(20)에 상기 MOS 트랜지스터의 게이트 전극이 접속된다. 전원 배선의 고전압이 그라운드 배선으로 빠져나갈 때, 상기 MOS 트랜지스터에 흐르는 하나의 전류는 게이트 입력에 응답하는 채널 전류이다. 여기서는 또한 상기 MOS 트랜지스터의 기생 바이폴라 트랜지스터에 주목한다. 기생 바이폴라 트랜지스터가 온 동작하기 위해서는 상기 MOS 트랜지스터가 형성되는 웰 영역과 같은 기판 영역과 소스 사이에 순 방향 전압(VF) 이상의 전위차가 형성되는 것이다. 상기 수단에 따르면, 상기 MOS 트랜지스터가 형성되어 있는 기판 영역에 상기 MOS 트랜지스터의 게이트 전극이 접속되어 있다. 따라서, 상기 MOS 트랜지스터에는 그 게이트 입력에 응답하여 채널 전류가 흐르기 시작하면, 기생 바이폴라 트랜지스터의 온 동작에 의한 전류도 소스·드레인 사이에 흐르게 되어 고전압을 그라운드 배선에 흐르게 하는 동작(클램프 동작)을 고속화할 수 있다.
〔3〕본 발명의 다른 구체적인 형태로서 상기 〔1〕에 있어서 상기 제1 저항과 용량 사이에 입력이 접속된 다른 인버터(40)를 설치하여, 상기 MOS 트랜지스터가 형성되어 있는 기판 영역에 상기 다른 인버터의 출력을 접속하고, 상기 그라운드 배선에 제3 저항(41)을 통하여 상기 다른 인버터의 출력을 접속한다. 상기 MOS 트랜지스터(13)의 게이트 입력을 직접 해당 MOS 트랜지스터의 기판 영역에 접속하 면, 그 MOS 트랜지스터(13)의 기판 영역과 소스의 접합 부분에 형성되는 기생 다이오드의 작용에 의해, MOS 트랜지스터(13)를 온 동작시킬 때의 게이트 입력이 그 기생 다이오드의 순 방향 전압(VF) 분만큼 레벨 저하되고, 해당 MOS 트랜지스터의 게이트 입력을 풀스윙할 수 없다. 이때, MOS 트랜지스터에 대한 게이트 입력과 그 기판 영역의 바이어스를 서로 다른 인버터(12, 40)로 행함으로써, MOS 트랜지스터를 온 동작시킬 때의 게이트 입력을 풀스윙할 수 있고, 결과적으로 클램프 동작의 고속화에 이바지할 수 있다.
〔4〕본 발명의 또 다른 구체적인 형태로서, 상기 〔1〕에 있어서 상기 전원 배선과 그라운드 배선 사이에 애노드와 캐소드가 접속되고, 상기 MOS 트랜지스터의 게이트 전극에 트리거 전극이 접속된 사이리스터(50)를 배치한다. 여기서는, 상기 MOS 트랜지스터(51)는 사이리스터를 동작시키는 트리거용으로도 기능된다. 고전압을 빠져나가게 하는 초기적인 클램프 동작은 상기 MOS 트랜지스터(51)가 담당한다. 주된 클램프 동작은 사이리스터(50)가 담당한다. 상기 사이리스터의 트리거 전극에는 MOS 트랜지스터의 게이트 전극이 접속되고, MOS 트랜지스터의 웰 영역과 같은 기판 영역은 상기 게이트 전극에 접속되어 바이어스되어 있다. 사이리스터를 턴 온 시키는 애노드·캐소드 간의 전압(턴 온 전압)에 대해서, 트리거 전극에 인가하여 사이리스터를 턴 온 시키는 전압은 홀드 전압(사이리스터의 턴 온 상태를 유지시키는 최저 전압)보다 어느 정도 높을 수 있다. 정규의 전원 전압은 이 홀드 전압보다도 낮지 않으면 안된다. 고전압을 클램프한 후에 사이리스터가 오프해야만 하기 때문이다. ESD 등에 의한 고전압이 인가되면, 상술한 바와 같이 MOS 트랜지 스터(51)에는 게이트 입력에 응답하는 채널 전류와, 기생 바이폴라 트랜지스터에 의한 채널 전류가 흐르기 시작한다. 이 전류가 사이리스터의 트리거 전극에 작용하여 사이리스터를 턴 온 시키고, ESD 등에 의한 고전압은 사이리스터에 의해서도 전원 배선으로부터 그라운드 배선으로 인발된다. 이 구성의 보호 회로에서는, 통상 상태에서 전원 배선에 공급되는 전원 전압은 상기 사이리스터의 홀드 전압보다 낮지 않으면 안 된다. 따라서 본 발명은 전원 전압이 상기 사이리스터의 홀드 전압보다 낮은 저전압 전원의 반도체 집적 회로에 적용된다. 이것에 따르면, 저전압 전원의 반도체 집적 회로에 있어서 고전압 변동에 대한 클램프 동작을 고속화할 수 있다.
〔5〕본 발명의 다른 관점에 의한 반도체 집적 회로는, 전원 배선과 그라운드 배선 사이에 고전압 변동에 대한 보호 회로를 갖고, 상기 보호 회로는 전원 배선과 그라운드 배선 사이에 직렬 접속된 제1 저항 및 용량과, 상기 제1 저항과 용량 사이에 입력이 접속된 인버터와, 상기 인버터의 출력을 게이트 전극에 받아 드레인 전극과 소스 전극이 상기 전원 배선과 그라운드 배선에 접속된 MOS 트랜지스터를 갖고, 상기 MOS 트랜지스터가 형성되어 있는 기판 영역에 상기 MOS 트랜지스터의 게이트 전극이 접속된다. 상기 클램프용 MOS 트랜지스터의 기판 영역을 게이트 바이어스 함으로써, 전술한 바와 같이 상기 MOS 트랜지스터에는 그 게이트 입력에 응답하는 채널 전류와 함께, 기생 바이폴라 트랜지스터의 온 동작에 의한 전류도 소스·드레인 사이에 흐르게 되어 클램프 동작을 고속화할 수 있다.
〔6〕본 발명의 다른 관점에 의한 반도체 집적 회로는, 전원 배선과 그라운 드 배선 사이에 고전압 변동에 대한 보호 회로를 갖고, 상기 보호 회로는 전원 배선과 그라운드 배선 사이에 직렬 접속된 제1 저항 및 용량과, 상기 제1 저항과 용량 사이에 입력이 접속된 제1 인버터와, 상기 제1 인버터의 출력을 게이트 전극에 받아 드레인 전극과 소스 전극이 상기 전원 배선과 그라운드 배선에 접속된 MOS 트랜지스터와, 상기 제1 저항과 용량 사이에 입력이 접속되고, 상기 MOS 트랜지스터가 형성되어 있는 기판 영역에 출력이 접속된 제2 인버터를 갖는다. 전술한 바와 같이 MOS 트랜지스터에 대한 게이트 입력과 그 기판 영역의 바이어스를 서로 다른 인버터로 행함으로써, MOS 트랜지스터를 온 동작시킬 때의 게이트 입력을 풀스윙할 수 있고, 결과적으로 클램프 동작의 고속화에 이바지할 수 있다.
〔7〕본 발명의 다른 관점에 의한 반도체 집적 회로는, 전원 배선과 그라운드 배선 사이에 고전압 변동에 대한 보호 회로를 갖고, 상기 보호 회로는 전원 배선과 그라운드 배선 사이에 직렬 접속된 제1 저항 및 용량과, 상기 제1 저항과 용량 사이에 입력이 접속된 인버터와, 상기 인버터의 출력을 게이트 전극에 받아 드레인 전극과 소스 전극이 상기 전원 배선과 그라운드 배선에 접속된 MOS 트랜지스터와, 상기 전원 배선과 그라운드 배선 사이에 애노드와 캐소드가 접속되고, 상기 MOS 트랜지스터의 게이트 전극에 트리거 전극이 접속된 사이리스터를 갖는다. 전술한 바와 같이 저전압 전원의 반도체 집적 회로에서 고전압 변동에 대한 클램프 동작을 고속화할 수 있다.
〔8〕상기 보호 회로는 외부 전원 패드(5) 근방의 전원 배선(3)과 외부 그라운드 패드(6) 근방의 그라운드 배선(4) 사이에 배치된다. 반도체 집적 회로의 외 부 단자 근방에서 고전압 변동에 의한 고전압을 흡수하기 위해서이다. 상기 소정의 회로 모듈이란 예를 들면 외부 그라운드 패드까지의 배선 저항이 비교적 큰 그라운드 배선에 접속되는 회로 모듈이다. 또한, 상기 보호 회로는 소정의 복수의 회로 모듈(70, 71)의 각각의 근방에서 전원 배선과 그라운드 배선 사이에 배치된다. 반도체 집적 회로의 내부에 고전압이 침입해도 이것을 내부 회로 모듈의 직전에서 흡수하기 위해서이다. 또한, 상기 보호 회로는 외부 전원 전압에 기초하여 형성된 내부 전원 전압(VCC1, VCC2)의 전원 배선과 그라운드 배선 사이에 배치된다. 내부 전원 전압의 전원 배선에 도달한 고전압도 인발 가능하게 하기 위해서이다. 또한, 외부 입출력 패드(33)와 입력 회로(39) 사이에 고전압 변동에 대한 입력 보호 회로(30)를 갖는다. 외부 입출력 패드에 인가되는 고전압에 의해서 입력 회로가 파괴되는 것을 억제하기 위해서이다.
《클램프 MOS에 대한 게이트 바이어스와 웰 바이어스》
도 1에는 본 발명에 따른 반도체 집적 회로가 구비하는 보호 회로의 일례가 도시되어 있다. 동도에 도시되는 보호 회로(1)는 예를 들면 단결정 실리콘과 같은 1개의 반도체 기판에 CMOS 집적 회로 제조 기술에 의해서 형성된 마이크로 컴퓨터 등의 논리 LSI, 메모리 LSI 등의 반도체 집적 회로(2)에 탑재되고, 제1 배선으로서의 전원 배선(3)과 제2 배선으로서의 그라운드 배선(4) 사이에 배치되고, ESD 등에 의한 고전압의 인가에 응답하여 그 것이 한 쪽에서 다른 쪽으로 빠져나가게 하도록 기능한다. 여기서는, 전원 배선(3)은 외부 전원 패드(5)에 결합 되는 전원 주간선, 그라운드 배선(4)은 외부 그라운드 패드(6)에 결합 되는 그라운드 주간선이 된 다. 외부 전원 패드(5)에는 전원 전압(VCC)이 공급되고, 그라운드 패드(6)에는 회로의 그라운드 전압(VSS)이 공급된다.
상기 보호 회로(1)는 전원 배선(3)과 그라운드 배선(4) 사이에 직렬 접속된 제1 저항(10) 및 용량(11)과, 상기 제1 저항(10)과 용량(11) 사이에 입력이 접속된 CMOS 인버터(12)와, 상기 CMOS 인버터(12)의 출력을 게이트 전극에 받아 드레인 전극과 소스 전극이 상기 전원 배선(3)과 그라운드 배선(4)에 접속된 n채널형의 클램프 MOS 트랜지스터(13)를 갖고, 상기 그라운드 배선(4)에 제2 저항(14)을 통하여 상기 클램프 MOS 트랜지스터(13)의 게이트 전극이 접속된다. CMOS 인버터(12)는 p채널형 MOS 트랜지스터(15)와 n채널형 MOS 트랜지스터(16)를 포함한다. 또한, 전원 배선(3)과 그라운드 배선(4) 사이에 다이오드(17)가 접속된다. 저항(10)은 MOS 저항(p채널형 MOS 트랜지스터의 게이트를 항상 온으로 하여 구성할 수 있다)이나, 웰, 확산층, 폴리실리콘 저항 등으로 구성할 수 있다. 용량(11)은 MOS 용량, 배선간 용량 등으로 구성할 수 있다.
상기 제1 저항(10) 및 용량(11)에 의한 시상수는 200나노초 내지 400나노초 정도가 된다. 이것은 ESD에 의한 서지의 인펄스를 고려한 것이다. 즉, 반도체 집적 회로의 정전 파괴 내압 평가 방법으로서, HBM(Human Body Model), MM(Machine Model) 방식, 및 CDM(Charged Device Model) 방식이 알려져 있다. BM 방식은 인간에게 모인 정전기가 반도체 집적 회로에 방출되는 경우의 파형을 시뮬레이션하는 방식이고, MM 방식은 기계에 저장된 정전기가 반도체 집적 회로에 방출되는 경우의 파형을 시뮬레이션하는 방식이고, CDM 방식은 반도체 집적 회로의 패키지에 저장된 정전기가 방출되는 상태를 시뮬레이션하는 방식이다. 이것에 따른 방전 모델을 고려하여, ESD에 의한 고전압 인가에 있어서 CMOS 인버터(12)의 전원 전위(MOS 트랜지스터(15)의 소스 전위)와 입력 전위에 전위차가 생기도록 상기 시상수를 결정한다. 예를 들면 상기 제1 저항(10)은 100킬로Ω, 용량(11)은 10피코 F가 된다. 상기 제2 저항(14)은 MOS 트랜지스터(13)의 게이트 전압을 회로의 그라운드 전위에 바이어스하여, 예를 들면 10킬로Ω과 같은 고 저항이 된다.
또한, 제1 저항(10)은 MOS 트랜지스터로 구성할 수 있다. 예를 들면, 제1 저항(10)을 n채널형 MOS 트랜지스터로 구성하는 경우, 그 게이트 전극을 전원 배선(3)에 접속하고, 저항 소자로서 동작시킬 수 있다. 또한, 제1 저항(10)을 p채널형 MOS 트랜지스터로 구성하는 경우, 그 게이트 전극을 그라운드 배선(4)에 접속하고, 저항 소자로서 동작시킬 수 있다. 이와 같이, 제1 저항(10)을 MOS 트랜지스터로서 구성함으로써, 저항(10)의 레이아웃 면적 내지 보호 회로(1)의 레이아웃 면적을 저감할 수 있다. 마찬가지로, 제2 저항(14)도, 상기한 바와 같이, MOS 트랜지스터로 구성할 수 있다. 또한, 용량(11)도 MOS 트랜지스터 등을 이용하여 구성할 수 있다.
도 2에는 상기 보호 회로(1)에 있어서의 MOS 트랜지스터(13)의 디바이스 구조적인 평면도가 예시된다. 도 3에는 도 2의 III-III 단면의 개략이 예시된다. 참조 번호 20은 p형 웰 영역(PW), 참조번호 21, 23은 n형 반도체 영역(N), 참조 번호 22는 p형 반도체 영역(P), 참조 번호 24는 게이트 전극을 구성하는 폴리실리콘층이다. 반도체 영역(23)은 MOS 트랜지스터(13)의 드레인 전극, 반도체 영역(21) 은 MOS 트랜지스터(13)의 소스 전극이 되고, 드레인 전극은 컨택트를 통하여 전원 배선(3)에, 소스 전극은 컨택트를 통하여 그라운드 배선(4)에 접속된다. p형 반도체 영역(22)은 n형 반도체 영역(21)을 둘러싸도록 해서 웰 영역(20)에 MOS 트랜지스터(13)의 게이트 전압을 공급한다. MOS 트랜지스터(13)의 게이트 전극은 노드(N1)로부터 제2 저항(14)을 통하여 그라운드 배선(4)에 접속된다. 제2 저항(14)은 예를 들면 웰 저항으로 구성할 수 있다. 즉, 그라운드 배선(4)은 도시를 생략하는 컨택트를 통하여 웰 영역(20)에 결합된다. 예를 들면, 그 결합점은 p형 반도체 영역(22)의 외측에 위치한다.
상기 보호 회로(1)의 동작을 설명한다. 전원 배선(3) 및 그라운드 배선(4)에 고전압이 인가되어 있지 않은 통상의 상태에서는 상기 인버터(12)의 출력을 게이트에 받는 상기 클램프 MOS 트랜지스터(13)는 오프 상태가 된다. ESD에 의한 고전압이 그라운드 배선(4)에 인가되면, 클램프 MOS 트랜지스터(13)의 기생 다이오드(17)가 온 하여 고전압이 전원 배선(3)으로 빠져나간다. ESD에 의한 고전압이 전원 배선(3)에 인가되면, 그것에 추종하여 상기 인버터의 동작 전원 노드(N2)의 레벨은 고전압의 인가에 추종하여 직접적으로 변화된다(도 4의 A). 이때, 상기 제1 저항(10) 및 용량(12)과의 접속점(노드 N3)의 레벨 변화는 그 시상수에 따라서 지연된다(도 4의 B). 이 지연에 의해서 상기 인버터(12)를 구성하는 p채널형 MOS 트랜지스터(15)의 게이트·소스 간에 일시적으로 전위차(Vgs)를 일으키고, MOS 트랜지스터(15)가 온 동작한다. 이것에 응답하여 노드(N1)의 레벨은 일시적으로 로우 레벨에서 하이 레벨로 변화하고(도 4의 C), 이 노드(N1)의 게이트 전위의 변화에 수반하여 MOS 트랜지스터(13)가 온 상태가 되어, 전원 배선(3)의 고전압이 그라운드 배선(4)으로 빠져나가게 된다(도 4의 D). 그 후에는 통상 상태와 같이 상기 MOS 트랜지스터(13)는 오프 상태가 된다. 상기 MOS 트랜지스터(13)가 오프 상태가 되어 있을 때, 전원 노이즈에 의해서 그라운드 배선(4)의 레벨이 부유하거나, 전원 배선(3)의 레벨이 저하하거나 하면, 인버터(12)의 동작 전원의 변화에 대해서 상기 제1 저항(10) 및 용량(11)과의 접속점의 레벨 변화가 그 시상수에 따라서 지연된다. 이것에 의해서 상기 CMOS 인버터(12)의 출력이 변동되면, 상기 MOS 트랜지스터(13)에 원하지 않는 전류가 흐를 우려가 있다. 이때, CMOS 인버터(12)의 출력은 제2 저항(14)을 통하여 그라운드 배선(4)에 풀 다운되어 있기 때문에, CMOS 인버터(12)의 출력이 원하지 않게 변동했을 때, 그것에 의해서 MOS 트랜지스터(13)의 게이트 입력이 변동되는 것을 억제할 수 있다.
상기 MOS 트랜지스터(13)가 형성되어 있는 웰 영역(20)에 상기 MOS 트랜지스터(13)의 게이트 전극이 접속된다. 전원 배선(3)의 고전압을 그라운드 배선(4)으로 빠져나가게 할 때, 상기 MOS 트랜지스터(13)에 흐르는 하나의 전류는 게이트 입력에 응답하는 채널 전류이다. 여기서는 또한 상기 MOS 트랜지스터(13)의 기생 바이폴라 트랜지스터(도 3에서는 참조 부호 26을 붙여 하나를 예시하고 있다)에 주목한다. 기생 바이폴라 트랜지스터(26)가 온 동작하기 위해서는 상기 MOS 트랜지스터(13)가 형성되는 웰 영역(20)과 소스 영역(반도체 영역(21)) 사이에 순 방향 전압(VF) 이상의 전위차가 형성되는 것이다. 전술된 바와 같이, 상기 MOS 트랜지스터(13)가 형성되어 있는 웰 영역(20)에 상기 MOS 트랜지스터(13)의 게이트 전극이 접속되어 있다. 따라서, 상기 MOS 트랜지스터(13)에는 그 게이트 입력에 의해서 채널 전류가 흐름과 함께 상기 기생 바이폴라 트랜지스터(26)의 온 동작에 의한 전류도 소스·드레인 사이에 흐르게 되어 고전압을 그라운드 배선(4)에 흐르게 하는 동작(클램프 동작)을 고속화할 수 있다.
도 5에는 클램프 MOS 트랜지스터(13)에 대한 상기 게이트 바이어스와 웰 바이어스에 의해서 얻어지는 특성이 예시된다. 종축은 클램프 MOS 트랜지스터(13)의 드레인·소스 전류를 나타내고, 횡축은 전원 배선의 전압을 나타낸다. C1은 클램프 MOS 트랜지스터(13)의 게이트를 소스에 고정한 회로 형식(도시 생략)을 채용했을 때의 특성, C2는 클램프 MOS 트랜지스터(13)의 게이트에 CMOS 인버터(12)의 출력을 공급하도록 했을 때의 특성, C3은 클램프 MOS 트랜지스터(13)의 웰 영역을 게이트 전압으로 바이어스 했을 때의 특성을 나타낸다. BDG에 있어서의 클램프 동작의 주된 방전은 기생 바이폴라에 의한 바이폴라 방전, MDG에 있어서의 클램프 동작의 주된 방전은 MOS 트랜지스터(13)의 채널 전류에 의한 MOS 전류 방전이 된다. 예를 들면 ESD에 의한 고 전압(고압 서지)이 5.5V 이하일 때는 주로 클램프 MOS 트랜지스터(13)의 채널 전류로 고압 서지를 방전시킨다. ESD에 의한 고 전압(고압 서지)이 5.5V 이상일 때는 주로 클램프 MOS 트랜지스터(13)의 채널 전류와 함께 상기 기생 바이폴라 트랜지스터(26)에 의해서 고압 서지를 방전시킨다.
도 1에는 상기 보호 회로(1)와는 별도로 입력 보호 회로(30)가 설치되어 있다. 즉, 도 1의 예에서는, 입출력 버퍼(31)의 입출력 단자로부터 외부 입출력 패드(33) 사이의 신호 경로(34)에 확산 저항(35)이 배치되어, ESD에 의해 외부 입출 력 패드(33)에 인가된 정극성 고전압을 다이오드(36)를 통하여 전원 배선(3)으로 빠져나가게 하고, 외부 입출력 패드(33)에 인가된 부극성 고전압을 다이오드(37)를 통하여 그라운드 배선(4)으로 빠져나가게 하게 되어 있다. 입출력 버퍼(31)는 출력 인버터(38)와 입력 회로(39)를 갖고 있다.
이상 설명한 바와 같이, 클램프 MOS 트랜지스터(13)의 게이트 전극과 저전압측 전원인 그라운드 배선 사이를 저항(14)으로 쇼트함으로써, DC적으로 클램프 MOS 트랜지스터(13)의 게이트 전압을 항상 로우 레벨로 유지할 수 있고, 고 전원측의 ESD 서지와 같은 큰 전압 변동에 대해서는 동작하지만, 필요 이하의 작은 전압 변동(예를 들면, 전원의 노이즈)에 대해서는 동작하지 않도록 제어할 수 있다. 이것에 의해 반도체 집적 회로 제품의 취급 용이성을 향상시킬 수 있다. 예를 들면 제품이나 기판, 시스템으로부터 발생하는 노이즈에 대한 제품 동작 마진 내성을 향상시킬 수 있다. 결국, 미소 노이즈에 대해서 ESD 보호 회로가 오동작하지 않게 된다. 전원 투입 시의 관통 전류값을 저감할 수 있다. 또한, 보호 회로(1)의 최종 단의 클램프 MOS 트랜지스터(13)의 게이트 입력으로 웰 영역(20)을 바이어스함으로써, 고전위측 전원(전원 배선(3))과 저전위측 전원(그라운드 배선(4)) 사이에 원하지 않는 레벨의 전압이 가해졌을 때(예를 들면, ESD 서지), 웰·소스 사이가 순 바이어스되어, 클램프 MOS 트랜지스터(13)의 채널 전류에 의한 방전과, 드레인·소스 사이의 기생 바이폴라 트랜지스터 동작에 의한 방전에 의해, 빠르게 고전위측 전원과 저전위측 전원 사이의 전압을 클램프할 수 있다.
또한, 도 1에 도시되는 보호 회로(1)의 변형예로서, n채널형 MOS 트랜지스터 (16)를 삭제한 보호 회로의 구성으로 할 수 있고, 이 경우 보호 회로(1)의 회로 소자 수를 저감할 수 있기 때문에 레이아웃 면적을 저감할 수 있다. 또한, 도 1에 도시되는 보호 회로(1)의 또 다른 변형예로서, n채널형 MOS 트랜지스터(16)를 삭제하고, 또한, n채널 MOS 트랜지스터(13)의 게이트 전극과 웰 영역(20)을 비 접속으로 한 구성이라도 상관없다.
《클램프 MOS에 대한 게이트 바이어스와 웰 바이어스의 경로 분리》
도 6에는 보호 회로의 다른 예가 도시되어 있다. 도 6에 도시되는 보호 회로(1A)와 도 1의 상이점은 클램프 MOS 트랜지스터(13)에 대한 게이트 바이어스 경로와 웰 바이어스 경로를 분리한 것이다. 즉, 상기 제1 저항(10)과 용량(11) 사이에 입력이 접속된 다른 CMOS 인버터(40)를 설치하여, 상기 클램프 MOS 트랜지스터(13)가 형성되어 있는 웰 영역에 상기 CMOS 인버터(40)의 출력을 접속하고, 상기 그라운드 배선(4)에 제3 저항(41)을 통하여 상기 CMOS 인버터(40)의 출력을 접속한다. 상기 CMOS 인버터(12)의 출력은 클램프 MOS 트랜지스터(13)의 게이트에 결합됨과 함께 제2 저항(14)을 통하여 그라운드 배선(4)에 접속된다.
도 1로 설명한 바와 같이, 상기 클램프 MOS 트랜지스터(13)의 게이트 입력을 직접 해당 MOS 트랜지스터(13)의 웰 영역(20)에 접속하면, 그 MOS 트랜지스터(13)의 웰 영역(20)과 소스의 접합 부분에 형성되는 기생 다이오드(43)의 작용에 의해, MOS 트랜지스터(13)를 온 동작시킬 때의 게이트 입력이 그 기생 다이오드(43)의 순 방향 전압(VF)분 만큼 레벨 저하하고, 해당 MOS 트랜지스터(13)의 게이트 입력을 풀스윙할 수 없다. 이때, MOS 트랜지스터(13)에 대한 게이트 입력과 그 웰 영역 (20)의 바이어스를 서로 다른 CMOS 인버터(12, 40)로 행함으로써, 클램프 MOS 트랜지스터(13)를 온 동작시킬 때의 게이트 입력을 풀스윙할 수 있고, 결과적으로 클램프 동작의 고속화에 이바지할 수 있다. 보호 회로(1A)의 그 밖의 동작은 도 1의 구성과 같으므로 여기서는 그 상세한 설명을 생략한다.
도 7에는 상기 보호 회로(1)에 있어서의 MOS 트랜지스터(13)의 디바이스 구조적인 평면도가 예시된다. 도 8에는 도 7의 VIII-VIII 단면의 개략이 예시된다. 도 2, 도 3과 동일한 구성 요소에는 동일 부호를 붙이고 그 상세한 설명을 생략한다. 상기 제3 저항(41)에 대해서도 제2 저항(14)과 동일하게 웰 저항을 이용하여 구성할 수 있지만, 기타 확산층 저항, 폴리실리콘 저항이라도 상관없다.
도 6의 보호 회로(1A)는 특히 클램프 MOS 트랜지스터(13)에 대한 게이트 바이어스와는 다른 독립된 웰 바이어스 회로(40)를 설치했기 때문에, 전술한 바와 같이, 최종단의 방전용의 클램프 MOS 트랜지스터(13)의 게이트를 풀스윙시킬 수 있어, 기생 바이폴라 방전 능력이 작은 디바이스에 효과적이다.
또한, 도 6에 도시되는 보호 회로(1A)의 변형예로서, CMOS 인버터(12)를 구성하는 p채널형 MOS 트랜지스터 및 n채널형 MOS 트랜지스터 중, CMOS 인버터(12)를 구성하는 n채널형 MOS 트랜지스터가 삭제된 보호 회로의 구성이 될 수 있다. 이 경우도 보호 회로(1A)의 회로 소자 수를 저감할 수 있기 때문에 레이아웃 면적을 저감할 수 있다.
제1 저항(10)은 MOS 트랜지스터로 구성할 수 있다. 예를 들면 제1 저항(10)을 n채널형 MOS 트랜지스터로 구성하는 경우, 그 게이트 전극을 전원 배선(3) 에 접속하고, 저항 소자로서 동작시킬 수 있다. 또한, 제1 저항(10)을 p채널형 MOS 트랜지스터로 구성하는 경우, 그 게이트 전극을 그라운드 배선(4)에 접속하고, 저항 소자로서 동작시킬 수 있다. 이와 같이 제1 저항(10)을 MOS 트랜지스터로서 구성함으로써, 저항(10)의 레이아웃 면적 내지 보호 회로(1)의 레이아웃 면적을 저감할 수 있다. 마찬가지로 제2 저항(14) 및 제3 저항(41)도 상기한 바와 같이 MOS 트랜지스터로 구성할 수 있다. 또한, 용량(11)도 MOS 트랜지스터 등을 이용하여 구성할 수 있다.
《방전 소자에 사이리스터를 이용한 보호 회로)》
도 9에는 보호 회로의 또 다른 예가 도시된다. 도 9에 도시되는 보호 회로(1B)는 방전 소자로서 클램프 MOS 트랜지스터(51)에 병렬로 사이리스터(50)를 채용하여, MOS 트랜지스터(51)를 사이리스터(50)의 트리거 전극의 구동에도 이용한다. 상기 전원 배선(3)과 그라운드 배선(4) 사이에 애노드와 캐소드가 접속되고, 상기 MOS 트랜지스터(51)의 게이트 전극에 트리거 전극이 접속된 사이리스터(50)를 배치한다. 사이리스터(50)는 PNP 바이폴라 트랜지스터(50A)와 NPN 바이폴라 트랜지스터(50B)에 의해서 구성된다. MOS 트랜지스터(51)의 게이트는, 상술한 바와 마찬가지로, CMOS 인버터(12)의 출력에 결합되고, 제2 저항(14)을 통하여 그라운드 배선(4)에 접속된다. 여기서는, 상기 MOS 트랜지스터(51)는 클램프용뿐만 아니라, 사이리스터를 턴 온 시키는 트리거 동작에도 이용된다. 그 트랜지스터 사이즈는 상기 클램프 MOS 트랜지스터(13)와 동일할 수 있지만, 작게 하는 것도 가능하다. 고압 전압을 빠져나가게 하는 초기적인 동작은 상기 MOS 트랜지스터(51)가 행하고, 주된 클램프 동작은 사이리스터(50)가 행한다. 상기 사이리스터(50)의 트리거 전극에는 MOS 트랜지스터(51)의 게이트 전극이 접속되고, MOS 트랜지스터(51)의 웰 영역은 상기 게이트 전극에 접속되어 바이어스되어 있다. 53는 사이리스터의 p 웰·n 웰 간의 기생 다이오드이고, 도 1의 기생 다이오드(17)와 동일한 기능을 갖는다.
또한, 도 9에 도시되는 보호 회로(1B)의 변형예로서, CMOS 인버터(12)의 출력을 n채널형 MOS 트랜지스터(51)에만 공급하는 구성으로 해도 상관없다.
도 10에는 상기 사이리스터의 디바이스 구조적인 단면도가 예시된다. p형 웰 영역(PW)(60)에 MOS 트랜지스터(51)가 형성되고, 상기 p형 웰 영역(60)과 n형 웰 영역(NW)(61)에 상기 사이리스터(50)가 형성된다.
사이리스터에 있어서는 이것을 턴 온 시키는 애노드·캐소드 간의 전압(턴 온 전압)에 대해서, 트리거 전극에 인가하여 사이리스터를 턴 온 시키는 전압은 사이리스터의 턴 온 상태를 유지시키는 최저 전압인 홀드 전압보다 어느 정도 높을 수 있다. 예를 들면 전원 배선(3)에 고전압이 인가되면, MOS 트랜지스터(51)는 그 MOS 채널 전류와 기생 바이폴라 트랜지스터 전류에 의해서 빠르게 채널 전류를 흘린다. MOS 트랜지스터(51)의 채널 전류는 저항(R2)을 통과하여 그라운드 배선(4)에 흐른다. 이 저항(R2)에 전류가 흐름으로써, 트랜지스터(50B)의 베이스(p형 웰 영역(60))의 전위가 내려가고, 트랜지스터(50B)의 베이스와 에미터(n형 확산층(62))가 차례대로 바이어스되어 트랜지스터(50B)가 온 한다. 이것에 의해서 트랜지스터(50A)의 저항(R1)에 전류가 흐르고, 트랜지스터(50A)의 베이스(n형 웰 영역 (61))의 전위가 내려가고, 트랜지스터(50A)의 베이스와 에미터(p형 웰 영역(60) 즉 트랜지스터(50B)의 베이스)가 차례대로 바이어스되어 트랜지스터(50A)가 온 하기 때문에, 고전압은 사이리스터(50)를 통하여 그라운드 배선(4)에 인발된다. 한편, 그라운드 배선(4)에 고전압이 인가되었을 때는 기생 다이오드(53)에 의해서 서지가 흡수된다.
전술한 바와 같이, p형 웰 영역(60)이 자기의 게이트 전압에 바이어스된 MOS 트랜지스터(51)는 사이리스터(50)를 턴 온 시키는 트리거 트랜지스터로서도 이용되어, ESD에 의한 고전압이 인가되었을 때 최초로 MOS 트랜지스터(51)에 흐르기 시작하면, 이것이 사이리스터(50)의 트리거 전극에 작용하여 사이리스터(50)를 턴 온 시키고, 사이리스터(50)를 통한 고전압 방전이 개시된다. 이 구성에 있어서, 통상 상태에서 전원 배선(3)에 공급되는 전원 전압(VCC)은 상기 사이리스터(50)의 홀드 전압보다 낮아야 한다. 따라서, 본 발명은 전원 전압이 상기 사이리스터(50)의 홀드 전압보다 낮은 저전압 전원의 반도체 집적 회로에 적용된다. 이것에 따르면, 저전압 전원의 반도체 집적 회로에서 고전압 변동에 대한 클램프 동작을 고속화할 수 있다.
도 11에는 MOS 트랜지스터(51)와 사이리스터(50)에 의한 방전 전류 특성이 예시된다. 종축은 방전 전류를 나타내고, 횡축은 전원 배선의 전압을 나타낸다. W1은 트리거 MOS 트랜지스터(51)의 게이트에 CMOS 인버터(12)의 출력을 공급함과 함께 트리거 MOS 트랜지스터(51)의 웰 유역을 게이트 전압으로 바이어스 했을 때의 방전 특성을 나타낸다. W2는 트리거 MOS 트랜지스터(51)의 게이트를 소스에 고정 한 회로 형식(도시 생략)을 채용했을 때의 방전 특성을 나타낸다. 파형 MDG의 부분은 MOS 트랜지스터(51)의 게이트 입력에 응답하는 MOS 채널 전류에 기인하는 방전 전류 특성을 나타낸다. 파형 BDG의 부분은 MOS 트랜지스터(51)의 기생 바이폴라에 의한 바이폴라 방전에 기인하는 방전 전류 특성을 나타낸다. SDG는 사이리스터의 턴 온 이후에 있어서의 방전 전류 특성을 나타낸다.
이와 같이, 보호회로의 최종단의 방전소자를 MOS 트랜지스터로부터 사이리스터(50)로 하고, 그 옆에 공통의 p형 웰 영역(60)을 이용한 MOS 트랜지스터(51)를 배치함으로써 ESD 서지를 최초로 MOS 트랜지스터로 흐르게 한 후, 클램프 전압이 2V정도 이상이 되면, 인접한 사이리스터(50)로 서지를 흐르게 할 수 있다. 그 결과, ESD 서지(원하지 않는 레벨의 전압)를 도 1, 도 6의 MOS 트랜지스터(13)의 드레인·소스 횡형 기생 바이폴라의 클램프 전압(3.3V 디바이스에서는 약 5V정도)보다 낮은 전압(사이리스터 동작 시의 클램프 전압은 약 2V)으로 클램프 하는 것이 가능하게 된다.
도 12에는 반도체 집적 회로에서 고압 서지에 대한 보호 회로의 전원 네트가 예시된다. 상기 보호 회로(1)는 전원 패드(5)와 그라운드 패드(6)에 가까운 곳, 소정의 복수의 회로 모듈(70, 71)의 각각의 근방에 배치된다. 상기 소정의 회로 모듈이란 예를 들면 외부 그라운드 패드까지의 배선 저항이 비교적 큰 그라운드 배선에 접속되는 회로 모듈이다. 배선 저항은 R1, R2로 대표해서 나타내고 있다. 아날로그용의 전원 패드(73) 및 그라운드 패드(72)에 대해서도 마찬가지로 보호 회로(1)를 배치한다. 또한, 외부 전원(VCC)에 기초하여 형성된 내부 전원(VCC1, VCC2)의 전원 배선(74, 75)에 관해서도 마찬가지로 보호 회로(1)를 설치한다. 보호 회로(1)는 칩 면적에 여유가 있는 한 많이 배치하는 것이 바람직하다. 만약 내부 전원 배선에 서지가 실렸다고 해도, 보호 회로(1)를 통하여 주 그라운드 간선(4)을 거쳐서 그라운드 패드(6)로 고전압을 빠져나가게 할 수 있다.
이상 설명한 보호 회로에 따르면 이하의 작용 효과를 얻을 수 있다.
클램프용 MOS 트랜지스터의 게이트와 그라운드 배선을 고 저항으로 쇼트함으로써, 전원 노이즈에 의해서 보호 회로의 클램프 동작에 오동작이 생기는 것을 방지할 수 있다.
전원 배선과 그라운드 배선 사이에 직렬 접속된 저항과 용량의 접속 노드 전압에 기초하여 클램프용 MOS 트랜지스터의 기판 영역을 바이어스함으로써 클램프 전압의 저전압화와 클램프 동작의 고속화에 이바지할 수 있다.
클램프 회로의 최종단에 사이리스터와 MOS 트랜지스터를 병렬로 채용함으로써 저전압 동작되는 반도체 집적 회로에 있어서 고전압 변동에 대한 클램프 속도를 고속화할 수 있다.
방전압 변동을 보다 낮은 클램프 전압으로 방전하기 쉽게 하기 때문에, 반도체 집적 회로의 고전압 변동에 대한 내성을 향상할 수 있다. 또한, 고전압 변동에 대한 보호 회로의 방전 능력을 향상할 수 있으므로, 종래보다 작은 면적으로 반도체 집적 회로에 필요한 고전압 변동에 대한 내성을 만족시킬 수 있고, 나아가서는 반도체 집적 회로의 면적 저감, 코스트 저감에 이바지할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면, 도 1에 있어서, 클램프 MOS 트랜지스터(13)에 대한 게이트 입력의 그라운드 바이어스, 클램프 MOS 트랜지스터(13)의 게이트 입력 전압에 의한 웰 영역에 대한 바이어스 중 어느 한 쪽만을 채용하도록 할 수 있다. 또한, 도 6의 구성에서는 게이트 입력과 웰 바이어스에 대한 그라운드 배선에의 풀 다운을 생략하는 것도 가능하다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 하기와 같다.
즉, 클램프용 MOS 트랜지스터의 게이트와 그라운드 배선을 고 저항으로 쇼트함으로써, 전원 노이즈에 의해서 보호 회로의 클램프 동작에 오동작이 생기는 것을 방지할 수 있다.
전원 배선과 그라운드 배선 사이에 직렬 접속된 저항과 용량의 접속 노드 전압에 기초하여 클램프용 MOS 트랜지스터의 기판 영역을 바이어스 함으로써 클램프 전압의 저전압화와 클램프 동작의 고속화에 이바지할 수 있다.
클램프 회로의 최종 단에 사이리스터와 MOS 트랜지스터를 병렬로 채용함으로써 저전압 동작되는 반도체 집적 회로에서 고전압 변동에 대한 클램프 속도를 고속화할 수 있다.

Claims (15)

  1. 전원 배선과 그라운드 배선 사이에 고전압 변동에 대한 보호 회로를 갖는 반도체 집적 회로로서,
    상기 보호 회로는, 전원 배선과 그라운드 배선 사이에 직렬 접속된 제1 저항 및 용량과, 상기 제1 저항과 용량 사이에 입력이 접속된 인버터와, 상기 인버터의 출력을 게이트 전극에 받고, 드레인 전극과 소스 전극이 상기 전원 배선과 그라운드 배선에 접속된 MOS 트랜지스터를 갖고,
    상기 그라운드 배선에 제2 저항을 통하여 상기 MOS 트랜지스터의 게이트 전극이 접속된 반도체 집적 회로.
  2. 제1항에 있어서, 상기 MOS 트랜지스터가 형성되어 있는 기판 영역에 상기 MOS 트랜지스터의 게이트 전극이 접속된 반도체 집적 회로.
  3. 제1항에 있어서, 상기 제1 저항과 용량 사이에 입력이 접속된 다른 인버터와, 상기 MOS 트랜지스터가 형성되어 있는 기판 영역에 상기 다른 인버터의 출력이 접속되고, 상기 그라운드 배선에 제3 저항을 통하여 상기 다른 인버터의 출력이 접속된 반도체 집적 회로.
  4. 전원 배선과 그라운드 배선 사이에 고전압 변동에 대한 보호 회로를 갖는 반 도체 집적 회로로서,
    상기 보호 회로는, 전원 배선과 그라운드 배선 사이에 직렬 접속된 제1 저항 및 용량과, 상기 제1 저항과 용량 사이에 입력이 접속된 인버터와, 상기 인버터의 출력을 게이트 전극에 받고, 드레인 전극과 소스 전극이 상기 전원 배선과 그라운드 배선에 접속된 MOS 트랜지스터를 갖고,
    상기 그라운드 배선에 제2 저항을 통하여 상기 MOS 트랜지스터의 게이트 전극이 접속되고, 상기 전원 배선과 그라운드 배선 사이에 애노드와 캐소드가 접속되며, 상기 MOS 트랜지스터의 게이트 전극에 트리거 전극이 접속된 사이리스터를 갖는 반도체 집적 회로.
  5. 전원 배선과 그라운드 배선 사이에 고전압 변동에 대한 보호 회로를 갖는 반도체 집적 회로로서,
    상기 보호 회로는, 전원 배선과 그라운드 배선 사이에 직렬 접속된 제1 저항 및 용량과, 상기 제1 저항과 용량 사이에 입력이 접속된 인버터와, 상기 인버터의 출력을 게이트 전극에 받고, 드레인 전극과 소스 전극이 상기 전원 배선과 그라운드 배선에 접속된 MOS 트랜지스터를 갖고,
    상기 MOS 트랜지스터가 형성되어 있는 기판 영역에 상기 MOS 트랜지스터의 게이트 전극이 접속된 반도체 집적 회로.
  6. 전원 배선과 그라운드 배선 사이에 고전압 변동에 대한 보호 회로를 갖는 반 도체 집적 회로로서,
    상기 보호 회로는, 전원 배선과 그라운드 배선 사이에 직렬 접속된 제1 저항 및 용량과, 상기 제1 저항과 용량 사이에 입력이 접속된 제1 인버터와,
    상기 제1 인버터의 출력을 게이트 전극에 받고, 드레인 전극과 소스 전극이 상기 전원 배선과 그라운드 배선에 접속된 MOS 트랜지스터와,
    상기 제1 저항과 용량 사이에 입력이 접속되고, 상기 MOS 트랜지스터가 형성되어 있는 기판 영역에 출력이 접속된 제2 인버터를 갖는 반도체 집적 회로.
  7. 전원 배선과 그라운드 배선 사이에 고전압 변동에 대한 보호 회로를 갖는 반도체 집적 회로로서,
    상기 보호 회로는, 전원 배선과 그라운드 배선 사이에 직렬 접속된 제1 저항 및 용량과, 상기 제1 저항과 용량 사이에 입력이 접속된 인버터와, 상기 인버터의 출력을 게이트 전극에 받고, 드레인 전극과 소스 전극이 상기 전원 배선과 그라운드 배선에 접속된 MOS 트랜지스터와, 상기 전원 배선과 그라운드 배선 사이에 애노드와 캐소드가 접속되고, 상기 MOS 트랜지스터의 게이트 전극에 트리거 전극이 접속된 사이리스터를 갖는 반도체 집적 회로.
  8. 제7항에 있어서, 상기 보호 회로가 외부 전원 패드 근방의 전원 배선과 외부 그라운드 패드 근방의 그라운드 배선 사이에 배치되는 반도체 집적 회로.
  9. 제8항에 있어서, 상기 보호 회로가 소정의 복수의 회로 모듈의 각각의 근방에서 전원 배선과 그라운드 배선 사이에 배치되는 반도체 집적 회로.
  10. 제8항에 있어서, 상기 보호 회로가 외부 전원 전압에 기초하여 형성된 내부 전원 전압의 전원 배선과 그라운드 배선 사이에 배치되는 반도체 집적 회로.
  11. 제8항에 있어서, 외부 입출력 패드와 입력 회로 사이에 고전압 변동에 대한 입력 보호 회로를 갖는 반도체 집적 회로.
  12. 제1 배선과,
    제2 배선과,
    상기 제1 배선과 상기 제2 배선 사이에 결합되며, 상기 제1 배선과 상기 제2 배선의 전위차가 소정 값 이상이 된 경우에 동작하는 보호 회로를 포함하고,
    상기 보호 회로는,
    상기 제1 배선과 상기 제2 배선 사이에 직렬 접속된 제1 저항 소자와 용량 소자와,
    출력 단자, 및 상기 제1 저항 소자와 상기 용량 소자 사이에 접속된 입력 단자를 갖는 인버터와,
    상기 인버터의 상기 출력 단자에 결합된 게이트 전극, 상기 제1 배선에 결합된 드레인 전극, 및 상기 제2 배선에 결합된 소스 전극을 갖는 MOS 트랜지스터를 갖고,
    상기 MOS 트랜지스터의 상기 게이트 전극은, 상기 제2 배선에 제2 저항 소자를 통하여 결합되는 반도체 집적 회로.
  13. 제1 배선과,
    제2 배선과,
    상기 제1 배선과 상기 제2 배선 사이에 결합되며, 상기 제1 배선과 상기 제2 배선의 전위차가 소정 값 이상이 된 경우에 동작하는 보호 회로를 포함하고,
    상기 보호 회로는,
    상기 제1 배선과 상기 제2 배선 사이에 직렬 접속된 제1 저항 소자와 용량 소자와,
    출력 단자 및 상기 제1 저항 소자와 상기 용량 소자 사이에 접속된 입력 단자를 갖는 인버터와,
    상기 인버터의 상기 출력 단자에 결합된 게이트 전극, 상기 제1 배선에 결합된 드레인 전극, 및 상기 제2 배선에 결합된 소스 전극을 갖는 MOS 트랜지스터와,
    상기 제1 배선에 결합된 애노드, 상기 제2 배선에 결합된 캐소드, 및 상기 MOS 트랜지스터의 상기 게이트 전극에 결합된 트리거 전극을 갖는 사이리스터를 포함하는 반도체 집적 회로.
  14. 제13항에 있어서, 상기 MOS 트랜지스터의 상기 게이트 전극과 상기 제1 배선 사이에 결합된 제2 저항 소자를 더 포함하는 반도체 집적 회로.
  15. 반도체 기판에 형성된 반도체 집적 회로로서,
    제1 배선과,
    제2 배선과,
    상기 제1 배선과 상기 제2 배선 사이에 결합되며, 상기 제1 배선과 상기 제2 배선의 전위차가 소정 값 이상이 된 경우에 동작하는 보호 회로를 포함하고,
    상기 보호 회로는,
    상기 제1 배선과 상기 제2 배선 사이에 직렬 접속된 제1 저항 소자 및 용량 소자와,
    출력 단자 및 상기 제1 저항 소자와 상기 용량 소자 사이에 접속된 입력 단자를 갖는 인버터와,
    상기 인버터의 상기 출력 단자에 결합된 게이트 전극, 상기 제1 배선에 결합된 드레인 전극, 및 상기 제2 배선에 결합된 소스 전극을 갖는 MOS 트랜지스터를 갖고,
    상기 반도체 기판의 상기 MOS 트랜지스터의 기판 게이트를 구성하는 반도체 영역에, 상기 MOS 트랜지스터의 게이트 전극이 결합된 반도체 집적 회로.
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