KR20090066906A - 정전기 방전 회로 - Google Patents

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Abstract

본 발명의 정전기 방전 회로는 복수의 전원 전압 계열의 제 1 전압 라인과 복수의 접지 전압 계열의 제 2 전압 라인을 포함하는 전압 라인들, 서로 상대되는 제 1 전압 라인과 제 2 전압 라인 사이에 구성되는 복수의 정전기 보호 소자부 및
상기 복수의 전원 전압 계열과 상기 복수의 접지 전압 계열에 해당되는 전압 패드를 적어도 하나 이상 포함하며, 상기 전압 패드는 해당 전압 라인에 전압을 인가하고, 다이오드로써 전압이 공급되는 상기 해당 라인의 상대 계열을 이루는 전압 라인들 간의 방전 경로를 제공하는 정전기 방전 소자부를 포함한다.

Description

정전기 방전 회로{CIRCUIT FOR ELECTROSTATIC DISCHARGE}
본 발명은 정전기 방전 회로에 관한 것으로서, 보다 상세하게는 정전기 등에 의한 정전 방전 현상으로 반도체 메모리 소자에 불량이 발생하는 현상을 막기 위해 사용되는 정전기 방전 회로에 관한 것이다.
일반적으로, 반도체 집적회로는 정전기에 의한 고전류에 대하여 매우 민감하게 영향을 받는다. 이러한 정전기에 의한 정전 방전(electrostatic discharge: ESD, 이하 ESD 라고 함.) 현상으로 인해 일시에 고전압이 칩내로 유입될 경우, 유입된 고전압은 집적회로 내에 형성된 얇은 절연막, 채널 등을 파괴하여 칩 자체를 불량으로 만든다.
아울러, 보통 칩의 내부회로들은 외부로부터 유입되는 노이즈로 인한 칩의 성능 감소를 방지하기 위해 다중 전원을 채택하고 있으며, 이에 따라 전원 정전기 보호 소자를 설치해야 하는 방전 경로가 점점 늘고 있다.
따라서, 반도체 메모리 소자는 외부 정전기로부터 칩 내부를 보호하기 위하여, 데이터 입/출력 패드(PAD) 뿐만 아니라 전원(power) 패드마다 정전기 방전 회로를 내장하고 있다.
종래의 데이터 입/출력 패드와 전원 패드에 채용된 정전기 방전 회로를 도 1을 참조하여 살펴보면, 종래의 정전기 방전 회로(10)는 입출력 패드(110)에 ESD에 의한 고전류가 유입되면, 상기 유입된 고전류를 입출력 패드(110)에 연결된 듀얼 다이오드(DD1, DD2)를 통해 RC 트리거 회로(C1, R1) 및 전원 클램프 소자(GG1)를 거쳐, 전원 전압 라인(L1) 또는 접지 전압 라인(L3)에서 방전되게 한다.
그리고, 다중 전원 패드(310~350)는 다이오드형 NMOS 트랜지스터(N1~N10)로써 각 전원 라인에 연결된다.
또한, 종래의 정전기 방전 회로는 다중 전원 패드(31~35)에 ESD에 의한 고전류가 유입되면, 이로 인해 GGNMOS 트랜지스터(N1~N10)의 드레인과 소스 간에 발생한 전위차에 의해서 유입된 고전류는 GGNMOS 트랜지스터(N1~N10)의 소스에 연결된 전원 패드를 거쳐, 전원 전압 또는 접지 전압으로 방전되게 된다.
이하는 종래의 정전기 방전 회로의 ESD 방전 경로를 나타낸 표이다.
VDD VSS VDDX VSSX
VDD N5, 10, 20 N9, N2
VSS N5, 10, 20 N3, N6 N8
VDDX N6, N3 N8
VSSX N9, N2 N7 N10
한편, GGNMOS 트랜지스터(N1~N10)는 GCNMOS 트랜지스터로 대치가능하며, 이 경우 상기 GCNMOS 트랜지스터마다 RC 트리거 회로를 추가해야 한다.
그러나, 상기 언급한 바와 같이, GCNMOS 트랜지스터로 전원 정전기 방전 소자를 구성할 경우, RC 트리거 회로를 구성하기 위한 추가 공간이 필요하게 된다.
그리고, 다중 전원을 채택함에 따라 전원 정전기 방전 소자를 설치해야하는 방전 경로의 증가는 결과적으로 정전기 보호 소자가 전체 칩에서 차지하는 면적 비중의 증가를 유발한다.
최근에 집적 회로의 집적도가 높아짐에 따라, 반도체 메모리 소자들의 크기 또한 작아지고 있다. 따라서, 반도체 메모리 소자의 크기가 작아짐에 따라 정전기 방전 회로가 칩에서 차지하는 면적 비중을 감소시킬 수 있는 대안이 필요한 실정이다.
본 발명은 레이아웃 효율을 증가시키고, 칩의 넷 다이를 증가시키는 정전기 방전 회로를 제공한다.
또한, 본 발명은 전원 패드에 유입된 정전기를 방전시키는 경로 중 선택되는 회로의 효율성을 높이는 정전기 방전 회로를 제공한다.
또한, 본 발명은 트리거 전압을 감소시키는 정전기 방전 소자를 구비한 정전기 방전 회로를 제공한다.
본 발명에 의한 정전기 방전 회로는 복수의 전원 전압 계열의 제 1 전압 라인과 복수의 접지 전압 계열의 제 2 전압 라인을 포함하는 전압 라인들; 입출력 패드들에 각각 대응되며, 서로 상대되는 제 1 전압 라인과 제 2 전압 라인 사이에 구성되고, 상기 입출력 패드와 제 1 전압 라인 및 제 2 전압 라인 간의 제 1 방전 경로를 제공하는 복수의 정전기 보호 소자부; 및 상기 복수의 전원 전압 계열과 상기 복수의 접지 전압 계열에 해당되는 전압 패드들을 포함하며, 특정 패드의 상대 계열을 이루는 전압 라인들 간에 상기 특정 패드를 경유하는 제 2 방전 경로를 다이오드를 이용하여 제공하는 정전기 방전 소자부;를 포함한다.
이중, 상기 정전기 방전 소자부의 상기 다이오드는 역방향으로 연결되어 구성됨이 바람직하다.
그리고, 상기 정전기 방전 소자부는 특정 접지 전압 패드와 자신의 계열을 이루는 어느 하나의 전압 라인과 상기 특정 접지 전압 패드 간에 양방향 방전 경로를 제공하는 다이오드들을 더 구비할 수 있다.
또한, 상기 정전기 방전 소자부의 상기 다이오드는 PN 접합 다이오드로 구성될 수 있다.
그리고, 상기 정전기 방전 소자부는 특정 전압 패드와 그의 해당 전압 라인 사이에 전압 인가 경로를 제공할 수 있다.
본 발명에 의하면, 복수의 전원 패드에 구비되는 정전기 방전 소자로써, 다이오드를 이용하여 레이아웃 면적을 줄임으로써, 칩의 넷 다이를 증가시킬 수 있다.
또한, 본 발명은 전원 패드에 유입되는 정전기를 방전시키기 위하여 다이오드와 기존의 입출력 패드 정전기 방전 회로를 이용함으로써, 회로 이용의 효율을 높일 수 있다.
또한, 본 발명은 MOS 트랜지스터 대신 다이오드를 이용함으로써, 정전기 방전 소자의 트리거 전압을 감소시킬 수 있다.
본 발명은 다중 전원이 채용된 반도체 메모리 장치의 다수 개의 전원 패드에 유입되는 정전기를 방전시키기 위한 소자로서, 면적 비중이 큰 MOS 트랜지스터를 배제하고, 다이오드를 이용함으로써 면적 비중을 줄이며, 기존의 입출력 패드의 정전기 방전 회로를 이용함으로써, 정전기 방전 소자의 효율을 높이는 정전기 방전 회로를 제시한다.
구체적으로, 도 2를 참조하면, 본 발명의 정전기 방전 회로는 서로 다른 레벨의 전원 전압이 인가되는 메인 전원 전압 라인(L1), 서브 전원 전압 라인(L2) 및 서로 다른 레벨의 접지 전압이 인가되는 메인 접지 전압 라인(L3), 서브 접지 전압 라인(L4)을 포함한다.
여기서, 메인 전원인 전원 전압(VDD)과 접지 전압(VSS) 이외의 전원을 대표적으로 서브 전원 전압(VDDX), 서브 접지 전압(VSSX)으로 표시하였으며, 반도체 메모리 장치의 다중 전원 채택에 따라서 서브 전원은 다양하게 구현될 수 있다.
그리고, 본 발명의 정전기 방전 회로는 메인 전원 전압 라인(L1)과 메인 접지 전압 라인(L3) 사이에 연결된 제 1 정전기 보호 소자부(100), 서브 전원 전압 라인(L2)과 서브 접지 전압 라인(L4) 사이에 연결된 제 2 정전기 보호 소자부(200) 및 상기 전압 라인들(L1~L4) 사이에 연결되는 정전기 방전 소자부(300)를 포함한다.
제 1 정전기 보호 소자부(100)는 메인 전원 전압 라인(L1)과 메인 접지 전압 라인(L3) 사이에 연결되며, 입출력 패드(110)에 유입되는 정전기를 방전시키고, 복수의 전원 패드(310~350)에 유입되는 정전기를 방전시키는 경로를 제공하는 역할을 한다. 이러한, 제 1 ESD 보호부(100)는 입출력 패드(110)에 연결된 듀얼 다이오드(DD1, DD2), RC 트리거 회로(C1, R1) 및 클램프 소자(GG1)로 구성될 수 있다.
제 2 정전기 보호 소자부(200)는 서브 전원 전압 라인(L2)과 서브 접지 전압 라인(L4) 사이에 연결되며, 입출력 패드(210)에 유입되는 정전기를 방전시키고, 다 수의 전원 패드(310~350)에 유입되는 정전기를 방전시키는 경로를 제공하는 역할을 한다. 이러한, 제 2 정전기 보호 소자부(200)는 입출력 패드(210)에 연결된 듀얼 다이오드(DD3, DD4), RC 트리거 회로(R2, C2) 및 클램프 소자(GG2)로 구성될 수 있다.
정전기 방전 소자부(300)는 다중 전원에 대응하는 복수의 전원 패드들(310~350)에 유입되는 정전기를 방전하기 위한 장치로서, 메인 전원 전압 패드(310), 서브 전원 전압 패드(320), 메인 접지 전압 패드들(330 ,340) 및 서브 접지 전압 패드(350)를 포함하고, 상기 각 패드들(310~350)은 해당되는 전압 라인들(L1~L4)에 전압을 인가한다.
여기서, 메인 전원 전압 패드(310)는 메인 접지 전압 라인(L3)과 서브 접지 전압 라인(L4) 사이에 역방향 다이오드(D1, D2)를 통하여 연결되고, 서브 전원 전압 패드(320)는 메인 접지 전압 라인(L3)과 서브 접지 전압 라인(L4) 사이에 역방향 다이오드(D3, 34)를 통하여 연결된다.
그리고, 메인 접지 전압 패드(330)는 메인 전원 전압 라인(L1)과 서브 전원 전압 라인(L2) 사이에 역방향 다이오드(D5, D6)를 통하여 연결되며, 메인 접지 전압 패드(340)는 서브 접지 전압 라인(L4) 간에 역방향 다이오드(D7, D8)를 통하여 연결되고, 서브 접지 전압 패드(350)는 메인 전원 전압 라인(L1)과 서브 전원 전압 라인(L2) 사이에 역방향 다이오드(L9, L10)를 통하여 연결된다.
이때, 다수개의 전원 패드들(310~350)은 단방향 경로를 갖는 다이오드들(D1~D10)에 의해 연결되었기 때문에 유입되는 ESD의 레벨에 따라서, 제 1 정전기 보호 소자(100)와 제 2 정전기 보호 소자(200)를 이용하여 쌍방향으로 상기 ESD를 방전시키는 경로를 제공할 수 있다.
구체적으로, 본 발명의 정전기 방전 회로가 전원 패드(340~350)를 통해 외부로부터 인가되는 ESD의 전압 레벨 상태에 따른 전달 경로 및 동작 특성에 대해 설명한다.
예를 들어, 메인 전원 전압 패드(310)에 유입된 ESD는 메인 접지 전압(VSS) 레벨 또는 서브 접지 전압(VSSX) 레벨로 방전될 수 있는데, 먼저, 메인 전원 전압 패드(310)에 양(+)의 ESD 즉, 전원 전압(VDD) 이상의 전압레벨을 갖는 ESD가 유입된 경우, 이를 메인 접지 전압 레벨(VSS)로 방전시킬 경우의 동작을 살펴보기로 한다.
메인 전원 전압 패드(310)를 통해 전원전압(VDD) 이상의 양(+)의 ESD가 인가되면, 높은 주파수의 ESD 펄스는 캐패시턴스(C1)를 통하여 흐르고, 저항 소자(R1)에 의해 전압 강하가 발생하면서, 클램프 소자(GG1)의 게이트 전압이 접지 전압(VSS)보다 높아져서 클램프 소자(GG1)가 턴온되면 ESD 전류가 클램프 소자(GG1)의 채널을 통해 흐르게 된다. 따라서, 메인 전원 전압 패드(310)에 유입된 양(+)의 ESD는 접지 전압(VSS) 레벨로 방전된다.
다음으로, 메인 전원 전압 패드(310)에 유입된 양의 ESD를 서브 접지 전압(VSSX) 레벨로 방전시킬 경우의 동작을 살펴보기로 한다.
먼저, 메인 전원 전압 패드(310)에 유입된 양의 ESD는 상기 언급한 제 1 ESD 회로(100)에서의 동작과 동일한 동작을 거친 후, 제 1 ESD 회로(100)의 메인 접지 전압 라인(L3)에서 양의 ESD가 다이오드(D7)를 거쳐 서브 접지 전압 라인(L4)으로 전달되어 VSSX 레벨로 방전된다.
이러한 방법으로, 본 발명의 정전기 방전 회로는 다이오드와 기존의 입출력 패드를 위한 정전기 방전 회로의 일부인 RC 트리거 회로와 클램프 소자를 이용함으로써, 정전기 방전을 위한 회로의 효율성을 높일 수 있다.
이하는 본 발명의 정전기 방전 회로에 의하여 다수개의 전원 패드 및 전원 라인 상에 유입된 ESD를 방전시키는 경로를 나타낸 표로서, 양(+)의 ESD를 방전시키는 경로와 음(-)의 ESD를 방전시키는 경로를 사선(/)으로 구분하였다.
VDD VSS VDDX VSSX
VDD 100 / 100, D6, D2 100→D8 / D7→100, D10, D1
VSS 100 / 100, D6, D2 200→D7 / D8→200, D5, D4 D8, D7
VDDX 200→D7 / D8→200, D5, D4 200 / 200, D3, D9
VSSX 100→D8 / D7→100, D10, D1 D7, D8 200 / 200, D3, D9
본 발명은 이상에서 살펴본 바와 같이, 전원 정전기 보호 소자로서 MOS 트랜지스터를 배제하고, 다이오드를 이용함으로써, 효율적으로 정전기를 방전하면서 기존의 정전기 방전 회로가 칩에서 차지하는 면적을 감소시킬 수 있다.
또한, 전원 전압 계열에서 접지 전압 계열로의 방전 경로를 살펴보면, 종래에는 GGNMOS 트랜지스터를 배치하여, 8~9V 이상의 전압이 전원 전압 라인과 접지 전압 라인 사이에 걸리는데에 반해, 본 발명에서는 GCNMOS 전원 클램프 소자의 트리거 전압인 5~6V 정도에 다이오드 한 개의 턴온 전압만 추가되어 7V 정도의 전압이 전원 전압 라인과 접지 전압 라인 사이에 걸림으로써, 종래보다 약 1~2V 트리거 전압 감소 효과를 얻을 수 있다.
도 1은 종래 기술의 정전기 방전 회로도.
도 2는 본 발명에 따른 정전기 방전 회로도.

Claims (5)

  1. 복수의 전원 전압 계열의 제 1 전압 라인과 복수의 접지 전압 계열의 제 2 전압 라인을 포함하는 전압 라인들;
    입출력 패드들에 각각 대응되며, 서로 상대되는 제 1 전압 라인과 제 2 전압 라인 사이에 구성되고, 상기 입출력 패드와 제 1 전압 라인 및 제 2 전압 라인 간의 제 1 방전 경로를 제공하는 복수의 정전기 보호 소자부; 및
    상기 복수의 전원 전압 계열과 상기 복수의 접지 전압 계열에 해당되는 전압 패드들을 포함하며, 특정 패드의 상대 계열을 이루는 전압 라인들 간에 상기 특정 패드를 경유하는 제 2 방전 경로를 다이오드를 이용하여 제공하는 정전기 방전 소자부;
    를 구비하는 정전기 방전 회로.
  2. 제 1 항에 있어서,
    상기 정전기 방전 소자부의 상기 다이오드는
    역방향으로 연결되어 구성되는 정전기 방전 회로.
  3. 제 1 항에 있어서,
    상기 정전기 방전 소자부는
    특정 접지 전압 패드와 자신의 계열을 이루는 어느 하나의 전압 라인과 상기 특정 접지 전압 패드 간에 양방향 방전 경로를 제공하는 다이오드들을 더 구비하는 정전기 방전 회로.
  4. 제 1 항에 있어서,
    상기 정전기 방전 소자부의 상기 다이오드는
    PN 접합 다이오드로 구성되는 정전기 방전 회로.
  5. 제 1 항에 있어서,
    상기 정전기 방전 소자부는
    특정 전압 패드와 그의 해당 전압 라인 사이에 전압 인가 경로를 제공하는 정전기 방전 회로.
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KR20130072737A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 정전기 방전 회로
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