KR20130072737A - 정전기 방전 회로 - Google Patents
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Abstract
정전기 등에 의한 정전 방전 현상으로 반도체 장치에 불량이 발생하는 것을 방지하기 위해 사용되는 정전기 방전 회로에 관한 것으로서, 제1 전원패드를 통해 인가되는 제1 전원전압이 전송되는 제1 전원전압라인과, 제1 접지패드를 통해 인가되는 제1 접지전압이 전송되는 제1 접지전압라인과, 제2 전원패드를 통해 인가되는 제2 전원전압 - 제1 전원전압의 레벨과는 다른 전압레벨을 가짐 - 이 전송되는 제2 전원전압라인과, 제2 접지패드를 통해 인가되는 제2 접지전압이 전송되는 제2 접지전압라인과, 제1 전원전압라인과 제1 접지전압라인 사이에 구성되고, 제2 전원전압라인과 제2 접지전압라인 사이에 구성되어 정전기의 방전경로를 제공하는 정전기 방전부와, 제1 전원전압라인과 제1 접지전압라인 사이에 구성되어 내부신호의 위상을 반전하여 반전내부신호로서 출력하되, 제2 접지전압라인에서 제1 접지전압라인 방향으로 제1 다이오드가 형성되도록 구성되는 제1 인버터와, 및 제2 전원전압라인과 제2 접지전압라인 사이에 구성되어 반전내부신호의 위상을 반전하여 내부신호로서 출력하되, 제1 접지전압라인에서 제2 접지전압라인 방향으로 제2 다이오드가 형성되도록 구성되는 제2 인버터를 구비하는 정전기 방전 회로를 제공한다.
Description
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 정전기 등에 의한 정전 방전 현상으로 반도체 장치에 불량이 발생하는 것을 방지하기 위해 사용되는 정전기 방전 회로에 관한 것이다.
일반적으로, 반도체 집적회로는 정전기에 의한 고전류에 대하여 매우 민감하게 영향을 받는다. 이러한 정전기에 의한 정전 방전(electrostatic discharge: ESD, 이하 ESD 라고 함.) 현상으로 인해 일시에 고전압이 칩내로 유입될 경우, 유입된 고전압은 집적회로 내에 형성된 얇은 절연막, 채널 등을 파괴하여 칩 자체를 불량으로 만든다.
아울러, 보통 칩의 내부회로들은 외부로부터 유입되는 노이즈로 인한 칩의 성능 감소를 방지하기 위해 다중 전원을 채택하고 있으며, 이에 따라 전원 정전기 보호 소자를 설치해야 하는 방전 경로가 점점 늘고 있다.
따라서, 반도체 장치는 외부 정전기로부터 칩 내부를 보호하기 위하여, 신호 입/출력 패드(PAD) 뿐만 아니라 전원(power) 패드마다 정전기 방전 회로를 내장하고 있다.
특히, 다수의 전원전압/접지전압을 외부로부터 입력받아 동작하는 반도체 장치의 경우 그만큼 각각의 전원전압/접지전압 별로 집 내부에 방전 소자를 설치하는 방전 경로가 증가하게 되며, 결과적으로는 정전기 보호 소자가 칩 전체에서 차지하는 면적 비중의 증가를 유발한다.
최근에 집적 회로의 집적도가 높아짐에 따라, 반도체 장치들의 크기 또한 작아지고 있다. 따라서, 반도체 장치의 크기가 작아짐에 따라 정전기 방전 회로가 칩에서 차지하는 면적 비중을 감소시킬 수 있는 대안이 필요한 실정이다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다수의 전원전압/접지전압을 외부에서 인가받아 동작하는 반도체 장치의 경우에도 칩에서 차지하는 면적을 최소한으로 유지하면서 안정적으로 정전기를 방전할 수 있는 정전기 방전 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 전원패드를 통해 인가되는 제1 전원전압이 전송되는 제1 전원전압라인; 제1 접지패드를 통해 인가되는 제1 접지전압이 전송되는 제1 접지전압라인; 제2 전원패드를 통해 인가되는 제2 전원전압 - 상기 제1 전원전압의 레벨과는 다른 전압레벨을 가짐 - 이 전송되는 제2 전원전압라인; 제2 접지패드를 통해 인가되는 제2 접지전압이 전송되는 제2 접지전압라인; 상기 제1 전원전압라인과 상기 제1 접지전압라인 사이에 구성되고, 상기 제2 전원전압라인과 상기 제2 접지전압라인 사이에 구성되어 정전기의 방전경로를 제공하는 정전기 방전부; 상기 제1 전원전압라인과 상기 제1 접지전압라인 사이에 구성되어 내부신호의 위상을 반전하여 반전내부신호로서 출력하되, 상기 제2 접지전압라인에서 상기 제1 접지전압라인 방향으로 제1 다이오드가 형성되도록 구성되는 제1 인버터; 및 상기 제2 전원전압라인과 상기 제2 접지전압라인 사이에 구성되어 상기 반전내부신호의 위상을 반전하여 상기 내부신호로서 출력하되, 상기 제1 접지전압라인에서 상기 제2 접지전압라인 방향으로 제2 다이오드가 형성되도록 구성되는 제2 인버터를 구비하는 정전기 방전 회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 제1 전원패드를 통해 인가되는 제1 전원전압이 전송되는 제1 전원전압라인; 제1 접지패드를 통해 인가되는 제1 접지전압이 전송되는 제1 접지전압라인; 제2 전원패드를 통해 인가되는 제2 전원전압 - 상기 제1 전원전압의 레벨과 동일한 전압레벨을 가짐 - 이 전송되는 제2 전원전압라인; 제2 접지패드를 통해 인가되는 제2 접지전압이 전송되는 제2 접지전압라인; 상기 제1 전원전압라인과 상기 제1 접지전압라인 사이에 구성되고, 상기 제2 전원전압라인과 상기 제2 접지전압라인 사이에 구성되어 정전기의 방전경로를 제공하는 정전기 방전부; 상기 제1 전원전압라인과 상기 제1 접지전압라인 사이에 구성되어 내부신호의 위상을 반전하여 반전내부신호로서 출력하되, 상기 제2 전원전압라인에서 상기 제1 전원전압라인 방향으로 제1 다이오드가 형성되도록 구성되고, 상기 제2 접지전압라인에서 상기 제1 접지전압라인 방향으로 제2 다이오드가 형성되도록 구성되는 제1 인버터; 및 상기 제2 전원전압라인과 상기 제2 접지전압라인 사이에 구성되어 상기 반전내부신호의 위상을 반전하여 상기 내부신호로서 출력하되, 상기 제1 전원전압라인에서 상기 제2 전원전압라인 방향으로 제3 다이오드가 형성되도록 구성되고, 상기 제1 접지전압라인에서 상기 제2 접지전압라인 방향으로 제4 다이오드가 형성되도록 구성되는 제2 인버터를 구비하는 정전기 방전 회로를 제공한다.
전술한 본 발명은 다수의 전원전압 및 다수의 접지전압을 입력받아 동작하는 반도체 장치의 정전기 방전 회로에 있어서, 각각 서로 다른 전원전압과 접지전압을 사용하는 다수의 내부회로 사이에 양방향으로 다이오드가 형성되도록 함으로써, 효과적으로 정전기를 방전시키는 효과가 있다.
이때, 각각 서로 다른 전원전압과 접지전압을 사용하는 다수의 내부회로 사이에 내부신호 전달을 위한 인버터의 소스와 기판에 서로 다른 전원전압 또는 접지전압이 인가되도록 하여 다이오드를 형성할 수 있다.
따라서, 정전기 방전 회로가 반도체 장치에서 차지하는 면적을 최소화하면서도 안정적이고 빠르게 정전기를 방전시키는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 정전기 방전 회로를 도시한 회로도이다.
도 2는 도 1에 도시된 본 발명의 제1 실시예에 따른 정전기 방전 회로의 구성요소 중 제1 및 제2 인버터를 상세히 도시한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 정전기 방전 회로를 도시한 회로도이다.
도 4는 도 3에 도시된 본 발명의 제2 실시예에 따른 정전기 방전 회로의 구성요소 중 제1 및 제2 인버터를 상세히 도시한 단면도이다.
도 2는 도 1에 도시된 본 발명의 제1 실시예에 따른 정전기 방전 회로의 구성요소 중 제1 및 제2 인버터를 상세히 도시한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 정전기 방전 회로를 도시한 회로도이다.
도 4는 도 3에 도시된 본 발명의 제2 실시예에 따른 정전기 방전 회로의 구성요소 중 제1 및 제2 인버터를 상세히 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 정전기 방전 회로를 도시한 회로도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 정전기 방전 회로는, 제1 전원패드(100)와, 제1 접지패드(110)와, 제2 전원패드(120), 제2 접지패드(130)와, 제1 전원전압라인(LD1)과, 제1 접지전압라인(LS1)과, 제2 전원전압라인(LD2)과, 제2 접지전압라인(LS2)과, 정전기 방전부(140, 150)와, 제1 인버터(160), 및 제2 인버터(170)를 포함하여 구성된다.
제1 전원전압라인(LD1)은 제1 전원패드(100)를 통해 인가되는 제1 전원전압(VDD1)을 전송한다.
제1 접지전압라인(LS1)은 제1 접지패드(110)를 통해 인가되는 제1 접지전압(VSS1)을 전송한다.
제2 전원전압라인(LD2)은 제2 전원패드(120)를 통해 인가되는 제2 전원전압(VDD2)을 전송한다. 이때, 제2 전원전압(VDD2)의 레벨과 제1 전원전압(VDD1)의 레벨과 서로 다르다. 즉, 제1 전원전압(VDD1)과 제2 전원전압(VDD2)은 입력되는 패드가 서로 다를 뿐만 아니라 그 전압레벨까지 서로 다른 전압이다.
제2 접지전압라인(LS2)은 제2 접지패드(130)를 통해 인가되는 제2 접지전압(VSS2)을 전송한다. 이때, 제2 접지전압(VSS2)의 레벨과 제1 접지전압(VSS1)의 레벨은 동일하다. 즉, 제1 접지전압(VSS1)과 제2 접지전압(VSS2)은 입력되는 패드가 서로 다를 뿐 그 전압레벨은 같은 전압이다.
정전기 방전부(140, 150)는, 제1 정전기 보호 소자부(140)와 제2 정전기 보호 소자부(150)을 포함한다.
제1 정전기 보호 소자부(140)는, 제1 전원전압라인(LD1)과 제1 접지전압라인(LS1) 사이에 구성되어 제1 방전경로를 제공하며, 내부신호(INTER_SIG) 단을 통해 유입되는 정전기를 방전시키고, 제1 전원패드(100)와 제2 전원패드(120)와 제1 접지패드(110)와 제2 접지패드(130)에 유입되는 정전기를 방전시키는 경로를 제공하는 역할을 한다. 이러한, 제1 정전기 보호 소자부(140)는 RC 트리거 회로(C1, R1) 및 클램프 소자(GG1)로 구성될 수 있다.
제2 정전기 보호 소자부(150)는, 제2 전원전압라인(LD2)과 제2 접지전압라인(LS2) 사이에 구성되어 제2 방전경로를 제공하며, 내부신호(INTER_SIG) 단을 통해 유입되는 정전기를 방전시키고, 제1 전원패드(100)와 제2 전원패드(120)와 제1 접지패드(110)와 제2 접지패드(130)에 유입되는 정전기를 방전시키는 경로를 제공하는 역할을 한다. 이러한, 제2 정전기 보호 소자부(150)는 RC 트리거 회로(C2, R2) 및 클램프 소자(GG2)로 구성될 수 있다.
제1 인버터(160)는, 제1 전원전압라인(LD1)과 제1 접지전압라인(LS1) 사이에 구성되어 내부신호(INTER_SIG)의 위상을 반전하여 반전내부신호(/INTER_SIG)로서 하되, 제2 접지전압라인(LS2)에서 제1 접지전압라인(LS1) 방향으로 제1 다이오드(DD1)가 형성되도록 구성된다.
구체적으로, 제1 인버터(160)에는, 게이트에 제1 신호입력노드(IN_ND1)가 접속되어 내부신호(INTER_SIG)가 인가되고, 소스에는 제1 전원전압라인(LD1)이 접속되어 제1 전원전압(VDD1)이 인가되며, 드레인에는 제1 신호출력노드(OUT_ND1)가 접속되어 반전내부신호(/INTER_SIG)를 출력하고, 기판에는 제1 전원전압라인(LD1)이 접속되어 제1 전원전압(VDD1)이 인가되는 제1 PMOS 트랜지스터(P1), 및 게이트에 제1 신호입력노드(IN_ND1)가 접속되어 내부신호(INTER_SIG)가 인가되고, 소스에는 제1 접지전압라인(LS1)이 접속되어 제1 접지전압(VSS1)이 인가되며, 드레인에는 제1 신호출력노드(OUT_ND1)가 접속되어 반전내부신호(/INTER_SIG)를 출력하고, 기판에는 제2 접지전압라인(LS2)이 접속되어 제2 접지전압(VSS2)이 인가되는 NMOS 트랜지스터(N1)를 구비한다. 이때, 제1 인버터(160)에 포함된 NMOS 트랜지스터(N1)의 소스에 인가되는 파워 - 제1 접지전압(VSS1)을 의미함 - 와 기판에 인가되는 파워 - 제2 접지전압(VSS2)을 의미함 - 이 서로 다르기 때문에 제2 접지전압라인(LS2)에서 제1 접지전압라인(LS1) 방향으로 제1 다이오드(DD1)가 형성될 수 있다.
제2 인버터(170)는, 제2 전원전압라인(LD2)과 제2 접지전압라인(LS2) 사이에 구성되어 제1 인버터(160)에서 출력되는 반전내부신호(/INTER_SIG)를 반전하여 내부신호(INTER_SIG)로서 출력하되, 제1 접지전압라인(LS1)에서 제2 접지전압라인(LS2) 방향으로 제2 다이오드(DD2)가 형성되도록 구성된다.
구체적으로, 제2 인버터(170)에는, 게이트에 제2 신호입력노드(IN_ND2)가 접속되어 반전내부신호(/INTER_SIG)가 인가되고, 소스에는 제2 전원전압라인(LD2)이 접속되어 제2 전원전압(VDD2)이 인가되며, 드레인에는 제2 신호출력노드(OUT_ND2)가 접속되어 내부신호(INTER_SIG)를 출력하고, 기판에는 제2 전원전압라인(LD2)이 접속되어 제2 전원전압(VDD2)이 인가되는 PMOS 트랜지스터(P2), 및 게이트에 제1 인버터(160)의 출력신호(/INTER_SIG)가 인가되고, 소스에는 제2 접지전압라인(LS2)이 접속되어 제2 접지전압(VSS2)이 인가되며, 드레인에는 제2 신호출력노드(OUT_ND2)가 접속되어 내부신호(INTER_SIG)를 출력하고, 기판에는 제1 접지전압라인(LS1)이 접속되어 제1 접지전압(VSS1)이 인가되는 NMOS 트랜지스터(N2)를 구비한다. 이때, 제2 인버터(170)에 포함된 NMOS 트랜지스터(N2)의 소스에 인가되는 파워 - 제2 접지전압(VSS2)을 의미함 - 와 기판에 인가되는 파워 - 제1 접지전압(VSS1)을 의미함 - 이 서로 다르기 때문에 제1 접지전압라인(LS1)에서 제2 접지전압라인(LS2) 방향으로 제2 다이오드(DD2)가 형성될 수 있다.
즉, 제1 인버터(160)와 제2 인버터(170)는, 입력되는 신호(INTER_SIG, /INTER_SIG)를 반전하여 출력하는 동작도 수행하지만, 제1 접지전압라인(LS1)과 제2 접지전압라인(LS2) 사이에 양방향으로 동작하는 제1 다이오드(DD1) 및 제2 다이오드(DD2)가 형성되도록 한다.
본 발명의 제1 실시예에 따른 정전기 방전 회로가 제1 전원패드(100) 및 제2 전원패드(120)와 제1 접지패드(110) 및 제2 접지패드(130)를 통해 외부로부터 인가되는 정전기의 전압 레벨상태에 따른 전달 경로 및 동작 특성에 대해 설명한다.
예를 들어, 제1 전원패드(100)에 유입된 양(+)의 정전기는 제1 접지전압라인(LS1)을 통해 제1 접지전압(VSS1) 레벨로 방전되거나 제2 접지전압라인(LS2)을 통해 제2 접지전압(VSS2) 레벨로 방전될 수 있는데, 먼저, 제1 전원패드(100)에 양(+)의 정전기, 즉, 제1 전원전압(VDD1)의 레벨 이상의 전압레벨을 갖는 정전기가 유입된 경우, 이를 제1 접지전압라인(LS1)을 통해 제1 접지전압 레벨(VSS1)로 방전시킬 경우의 동작을 살펴보기로 한다.
제1 전원패드(100)를 통해 제1 전원전압(VDD1)의 레벨 이상의 전압레벨을 갖는 양(+)의 정전기가 인가되면, 높은 주파수의 정전기 펄스는 캐패시턴스(C1)를 통하여 흐르고, 저항 소자(R1)에 의해 전압레벨의 강하가 발생하면서, 클램프 소자(GG1)의 게이트 전압레벨이 제1 접지전압(VSS1)의 레벨보다 높아져서 클램프 소자(GG1)가 턴 온(turn on)되면 정전기 전류가 클램프 소자(GG1)의 채널을 통해 제1 접지전압라인(LS1)으로 흐르게 된다. 따라서, 제1 전원패드(100)에 유입된 양(+)의 정전기는 제1 접지전압(VSS1) 레벨로 방전된다.
다음으로, 제1 전원패드(100)에 유입된 양(+)의 정전기를 제2 접지전압라인(LS2)을 통해 제2 접지전압(VSS2) 레벨로 방전시킬 경우의 동작을 살펴보기로 한다.
먼저, 제1 전원패드(100)를 통해 제1 전원전압(VDD1)의 레벨 이상의 전압레벨을 갖는 양(+)의 정전기가 인가되면, 높은 주파수의 정전기 펄스는 캐패시턴스(C1)를 통하여 흐르고, 저항 소자(R1)에 의해 전압레벨의 강하가 발생하면서, 클램프 소자(GG1)의 게이트 전압레벨이 제1 접지전압(VSS1)의 레벨보다 높아져서 클램프 소자(GG1)가 턴 온(turn on)되면 정전기 전류가 클램프 소자(GG1)의 채널을 통해 제1 접지전압라인(LS1)으로 흐르게 된다.
이렇게, 제1 접지전압라인(LS1)으로 흐르는 양(+)의 정전기는 제2 다이오드(DD2)를 통해 제2 접지전압라인(LS2)으로 전달되면서 제2 접지전압(VSS2) 레벨로 방전된다.
이러한 방법으로, 본 발명의 제1 실시예에 따른 정전기 방전 회로는 제1 접지전압라인(LS1)과 제2 접지전압라인(LS2) 사이에서 양방향으로 전류를 전달할 수 있는 제1 다이오드(DD1)와 제2 다이오드(DD2), 그리고, 제1 전원전압라인(LD1)과 제1 접지전압라인(LS1) 사이 및 제2 전원전압라인(LD2)과 제2 접지전압라인(LS2) 사이에서 방전경로를 제공하는 정전기 방전부(140, 150)를 이용하여 효율적으로 정전기를 방전할 수 있다.
도 2는 도 1에 도시된 본 발명의 제1 실시예에 따른 정전기 방전 회로의 구성요소 중 제1 및 제2 인버터를 상세히 도시한 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 정전기 방전 회로의 구성요소 중 제1 인버터(160) 및 제2 인버터(170)의 단면이 어떻게 도시되어 있는지 알 수 있다.
먼저, 제1 인버터(160)의 구성요소 중 제1 PMOS 트랜지스터(P1)는, N웰(200) 위에 형성되는 P형 불순물(P+)의 제1 확산영역(201) 및 제2 확산영역(202)과, 제2 확산영역(202)에 인접하여 형성되는 N형 불순물(N+)의 제3 확산영역(203), 및 제1 확산영역(201) 및 제2 확산영역(202) 사이에 N웰(200)과 접하도록 적층되어 배치된 제1 절연막(204)과 제1 도전체(205)를 포함하고, 제2 확산영역(202) 및 제3 확산영역(203)에 제1 전원전압(VDD1)이 인가되며, 제1 도전체(205)로 내부신호(INTER_SIG)를 인가받고 제1 확산영역(201)을 통해 반전내부신호(/INTER_SIG)를 출력한다.
그리고, 제1 인버터(160)의 구성요소 중 제1 NMOS 트랜지스터(N1)는, P웰(210) 위에 형성되는 N형 불순물(N+)의 제4 확산영역(211) 및 제5 확산영역(212)과, 제5 확산영역(212)에 인접하여 형성되는 P형 불순물(P+)의 제6 확산영역(213), 및 제4 확산영역(211) 및 제5 확산영역(212) 사이에 P웰(210)과 접하도록 적층되어 배치된 제2 절연막(214)과 제2 도전체(215)를 포함하고, 제5 확산영역(212)에 제1 접지전압(VSS1)이 인가되고 제6 확산영역(213)에 제2 접지전압(VSS2)이 인가되어 제1 다이오드(DD1)가 형성되며, 제2 도전체(215)로 내부신호(INTER_SIG)를 인가받아 제4 확산영역(211)을 통해 반전내부신호(/INTER_SIG)를 출력한다. 또한, 제1 NMOS 트랜지스터(N1)의 P웰(210) 바깥쪽에는 분리웰(216)이 더 형성되어 있다.
그리고, 제2 인버터(170)의 구성요소 중 제2 PMOS 트랜지스터(P2)는, N웰(230) 위에 형성되는 P형 불순물(P+)의 제1 확산영역(231) 및 제2 확산영역(232)과, 제2 확산영역(232)에 인접하여 형성되는 N형 불순물(N+)의 제3 확산영역(233), 및 제1 확산영역(231) 및 제2 확산영역(232) 사이에 N웰(230)과 접하도록 적층되어 배치된 제1 절연막(234)과 제1 도전체(235)를 포함하고, 제2 확산영역(232) 및 제3 확산영역(233)에 제2 전원전압(VDD2)이 인가되며, 제1 도전체(235)로 반전내부신호(/INTER_SIG)를 인가받고 제1 확산영역(231)을 통해 내부신호(INTER_SIG)를 출력한다.
그리고, 제2 인버터(170)의 구성요소 중 제2 NMOS 트랜지스터(N2)는, P웰(240) 위에 형성되는 N형 불순물(N+)의 제4 확산영역(241) 및 제5 확산영역(242)과, 제5 확산영역(242)에 인접하여 형성되는 P형 불순물(P+)의 제6 확산영역(243), 및 제4 확산영역(241) 및 제5 확산영역(242) 사이에 P웰(240)과 접하도록 적층되어 배치된 제2 절연막(244)과 제2 도전체(245)를 포함하고, 제5 확산영역(242)에 제2 접지전압(VSS2)이 인가되고 제6 확산영역(243)에 제1 접지전압(VSS1)이 인가되어 제2 다이오드(DD2)가 형성되며, 제2 도전체(245)로 반전내부신호(/INTER_SIG)를 인가받아 제4 확산영역(241)을 통해 내부신호(INTER_SIG)를 출력한다. 또한, 제2 NMOS 트랜지스터(N2)의 P웰(240) 바깥쪽에는 분리웰(246)이 더 형성되어 있다.
이상에서 살펴본 바와 같이 본 발명의 제1 실시예를 적용하면, 제1 전원전압라인(LD1)과 제1 접지전압라인(LS1) 사이에서 형성되어 내부신호(INTER_SIG)를 전달하기 위한 제1 인버터(160)의 구성요소 중 NMOS 트랜지스터(N1)의 소스에는 제1 접지전압(VSS1)을 인가하고 기판에는 제2 접지전압(VSS2)이 인가되도록 하여 제2 접지전압라인(LS2)에서 제1 접지전압라인(LS1) 방향으로 다이오드(DD1)가 형성되도록 할 수 있다. 또한, 제2 전원전압라인(LD2)과 제2 접지전압라인(LS2) 사이에서 형성되어 반전내부신호(/INTER_SIG)를 전달하기 위한 제2 인버터(170)의 구성요소 중 NMOS 트랜지스터(N2)의 소스에는 제2 접지전압(VSS2)이 인가되고 기판에는 제1 접지전압(VSS1)이 인가되도록 하여 제1 접지전압라인(LS1)에서 제2 접지전압라인(LS2) 방향으로 다이오드(DD2)가 형성되도록 할 수 있다.
이로 인해, 제1 전원패드(100) 또는 제1 접지패드(110)를 통해 인가되는 정전기를 제2 접지전압라인(LS2)으로 전달하여 제2 접지전압(VSS2) 레벨에서 방전시킬 수 있고, 제2 전원패드(120) 또는 제2 접지패드(130)를 통해 인가되는 정전기도 제1 접지전압라인(LS1)으로 전달하여 제1 접지전압(VSS1) 레벨에서 방전시킬 수 있다.
따라서, 다수의 전원전압 - 제1 전원전압(VDD1)과 제2 전원전압(VDD2)을 의미함 - 과 다수의 접지전압 - 제1 접지전압(VSS1)과 제2 접지전압(VSS2)을 의미함 - 외부에서 인가받아 동작하는 반도체 장치에서 정전기가 발생하는 경우에 각각의 접지전압 간에 양방향으로 다이오드가 형성되도록 하여 정전기 방전이 공유되도록 할 수 있으므로 매우 효율적이고 안정적으로 정전기를 방전시킬 수 있다.
또한, 내부신호(INTER_SIG) 전달을 위해 필수적으로 존재하는 인버터(INV1, INV2)의 내부 구성을 적절히 변화시켜 다이오드를 형성하므로 정전기 방전 회로가 칩에서 차지하는 면적은 최소한으로 유지되도록 할 수 있다.
<제2 실시예>
도 3은 본 발명의 제2 실시예에 따른 정전기 방전 회로를 도시한 회로도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 정전기 방전 회로는, 제1 전원패드(300)와, 제1 접지패드(310)와, 제2 전원패드(320), 제2 접지패드(330)와, 제1 전원전압라인(LD1)과, 제1 접지전압라인(LS1)과, 제2 전원전압라인(LD2)과, 제2 접지전압라인(LS2)과, 정전기 방전부(340, 350)와, 제1 인버터(360), 및 제2 인버터(370)를 포함하여 구성된다.
제1 전원전압라인(LD1)은 제1 전원패드(300)를 통해 인가되는 제1 전원전압(VDD1)을 전송한다.
제1 접지전압라인(LS1)은 제1 접지패드(310)를 통해 인가되는 제1 접지전압(VSS1)을 전송한다.
제2 전원전압라인(LD2)은 제2 전원패드(320)를 통해 인가되는 제2 전원전압(VDD2)을 전송한다. 이때, 제2 전원전압(VDD2)의 레벨과 제1 전원전압(VDD1)의 레벨은 동일하다. 즉, 제1 전원전압(VDD1)과 제2 전원전압(VDD2)은 입력되는 패드가 서로 다를 뿐 그 전압레벨은 같은 전압이다.
제2 접지전압라인(LS2)은 제2 접지패드(330)를 통해 인가되는 제2 접지전압(VSS2)을 전송한다. 이때, 제2 접지전압(VSS2)의 레벨과 제1 접지전압(VSS1)의 레벨은 동일하다. 즉, 제1 접지전압(VSS1)과 제2 접지전압(VSS2)은 입력되는 패드가 서로 다를 뿐 그 전압레벨은 같은 전압이다.
정전기 방전부(340, 350)는, 제1 정전기 보호 소자부(340)와 제2 정전기 보호 소자부(350)을 포함한다.
제1 정전기 보호 소자부(340)는, 제1 전원전압라인(LD1)과 제1 접지전압라인(LS1) 사이에 구성되어 제1 방전경로를 제공하며, 내부신호(INTER_SIG) 단을 통해 유입되는 정전기를 방전시키고, 제1 전원패드(300)와 제2 전원패드(320)와 제1 접지패드(310)와 제2 접지패드(330)에 유입되는 정전기를 방전시키는 경로를 제공하는 역할을 한다. 이러한, 제1 정전기 보호 소자부(340)는 RC 트리거 회로(C1, R1) 및 클램프 소자(GG1)로 구성될 수 있다.
제2 정전기 보호 소자부(350)는, 제2 전원전압라인(LD2)과 제2 접지전압라인(LS2) 사이에 구성되어 제2 방전경로를 제공하며, 내부신호(INTER_SIG) 단을 통해 유입되는 정전기를 방전시키고, 제1 전원패드(300)와 제2 전원패드(320)와 제1 접지패드(310)와 제2 접지패드(330)에 유입되는 정전기를 방전시키는 경로를 제공하는 역할을 한다. 이러한, 제2 정전기 보호 소자부(350)는 RC 트리거 회로(C2, R2) 및 클램프 소자(GG2)로 구성될 수 있다.
제1 인버터(360)는, 제1 전원전압라인(LD1)과 제1 접지전압라인(LS1) 사이에 구성되어 내부신호(INTER_SIG)의 위상을 반전하여 반전내부신호(/INTER_SIG)로서 하되, 제2 전원전압라인(LD2)에서 제1 전원전압라인(LD1) 방향으로 제1 다이오드(DD1)가 형성되도록 구성되고, 제2 접지전압라인(LS2)에서 제1 접지전압라인(LS1) 방향으로 제2 다이오드(DD2)가 형성되도록 구성된다.
구체적으로, 제1 인버터(360)에는, 게이트에 제1 신호입력노드(IN_ND1)가 접속되어 내부신호(INTER_SIG)가 인가되고, 소스에는 제1 전원전압라인(LD1)이 접속되어 제1 전원전압(VDD1)이 인가되며, 드레인에는 제1 신호출력노드(OUT_ND1)가 접속되어 반전내부신호(/INTER_SIG)를 출력하고, 기판에는 제2 전원전압라인(LD2)이 접속되어 제2 전원전압(VDD2)이 인가되는 제1 PMOS 트랜지스터(P1), 및 게이트에 제1 신호입력노드(IN_ND1)가 접속되어 내부신호(INTER_SIG)가 인가되고, 소스에는 제1 접지전압라인(LS1)이 접속되어 제1 접지전압(VSS1)이 인가되며, 드레인에는 제1 신호출력노드(OUT_ND1)가 접속되어 반전내부신호(/INTER_SIG)를 출력하고, 기판에는 제2 접지전압라인(LS2)이 접속되어 제2 접지전압(VSS2)이 인가되는 NMOS 트랜지스터(N1)를 구비한다. 이때, 제1 인버터(360)에 포함된 PMOS 트랜지스터(P1)의 소스에 인가되는 파워 - 제1 전원전압(VDD1)을 의미함 - 와 기판에 인가되는 파워 - 제2 전원전압(VDD2)을 의미함 - 이 서로 다르기 때문에 제2 전원전압라인(LD2)에서 제1 전원전압라인(LD1) 방향으로 제1 다이오드(DD1)가 형성될 수 있다. 또한, 제1 인버터(160)에 포함된 NMOS 트랜지스터(N1)의 소스에 인가되는 파워 - 제1 접지전압(VSS1)을 의미함 - 와 기판에 인가되는 파워 - 제2 접지전압(VSS2)을 의미함 - 이 서로 다르기 때문에 제2 접지전압라인(LS2)에서 제1 접지전압라인(LS1) 방향으로 제2 다이오드(DD2)가 형성될 수 있다.
제2 인버터(370)는, 제2 전원전압라인(LD2)과 제2 접지전압라인(LS2) 사이에 구성되어 제1 인버터(360)에서 출력되는 반전내부신호(/INTER_SIG)를 반전하여 내부신호(INTER_SIG)로서 출력하되, 제1 전원전압라인(LD1)에서 제2 전원전압라인(LD2) 방향으로 제3 다이오드(DD3)가 형성되도록 구성되고, 제1 접지전압라인(LS1)에서 제2 접지전압라인(LS2) 방향으로 제4 다이오드(DD4)가 형성되도록 구성된다.
구체적으로, 제2 인버터(370)에는, 게이트에 제2 신호입력노드(IN_ND2)가 접속되어 반전내부신호(/INTER_SIG)가 인가되고, 소스에는 제2 전원전압라인(LD2)이 접속되어 제2 전원전압(VDD2)이 인가되며, 드레인에는 제2 신호출력노드(OUT_ND2)가 접속되어 내부신호(INTER_SIG)를 출력하고, 기판에는 제1 전원전압라인(LD1)이 접속되어 제1 전원전압(VDD1)이 인가되는 PMOS 트랜지스터(P2), 및 게이트에 제1 인버터(360)의 출력신호(/INTER_SIG)가 인가되고, 소스에는 제2 접지전압라인(LS2)이 접속되어 제2 접지전압(VSS2)이 인가되며, 드레인에는 제2 신호출력노드(OUT_ND2)가 접속되어 내부신호(INTER_SIG)를 출력하고, 기판에는 제1 접지전압라인(LS1)이 접속되어 제1 접지전압(VSS1)이 인가되는 NMOS 트랜지스터(N2)를 구비한다. 이때, 제2 인버터(370)에 포함된 PMOS 트랜지스터(P2)의 소스에 인가되는 파워 - 제2 전원전압(VDD2)을 의미함 - 와 기판에 인가되는 파워 - 제1 전원전압(VDD1)을 의미함 - 이 서로 다르기 때문에 제1 전원전압라인(LD1)에서 제2 전원전압라인(LD2) 방향으로 제3 다이오드(DD3)가 형성될 수 있다. 또한, 제2 인버터(170)에 포함된 NMOS 트랜지스터(N2)의 소스에 인가되는 파워 - 제2 접지전압(VSS2)을 의미함 - 와 기판에 인가되는 파워 - 제1 접지전압(VSS1)을 의미함 - 이 서로 다르기 때문에 제1 접지전압라인(LS1)에서 제2 접지전압라인(LS2) 방향으로 제4 다이오드(DD4)가 형성될 수 있다.
즉, 제1 인버터(360)와 제2 인버터(370)는, 입력되는 신호(INTER_SIG, /INTER_SIG)를 반전하여 출력하는 동작도 수행하지만, 제1 전원전압라인(LD1)과 제2 전원전압라인(LD2) 사이에 양방향으로 동작하는 제1 다이오드(DD1) 및 제2 다이오드(DD2)가 형성되도록 하고, 제1 접지전압라인(LS1)과 제2 접지전압라인(LS2) 사이에 양방향으로 동작하는 제3 다이오드(DD3) 및 제4 다이오드(DD4)가 형성되도록 한다.
본 발명의 제2 실시예에 따른 정전기 방전 회로가 제1 전원패드(300) 및 제2 전원패드(320)와 제1 접지패드(310) 및 제2 접지패드(330)를 통해 외부로부터 인가되는 정전기의 전압 레벨상태에 따른 전달 경로 및 동작 특성에 대해 설명한다.
예를 들어, 제1 전원패드(300)에 유입된 양(+)의 정전기는 제1 접지전압라인(LS1)을 통해 제1 접지전압(VSS1) 레벨로 방전되거나 제2 접지전압라인(LS2)을 통해 제2 접지전압(VSS2) 레벨로 방전될 수 있는데, 먼저, 제1 전원패드(300)에 양(+)의 정전기, 즉, 제1 전원전압(VDD1)의 레벨 이상의 전압레벨을 갖는 정전기가 유입된 경우, 이를 제1 접지전압라인(LS1)을 통해 제1 접지전압 레벨(VSS1)로 방전시킬 경우의 동작을 살펴보기로 한다.
제1 전원패드(300)를 통해 제1 전원전압(VDD1)의 레벨 이상의 전압레벨을 갖는 양(+)의 정전기가 인가되면, 높은 주파수의 정전기 펄스는 캐패시턴스(C1)를 통하여 흐르고, 저항 소자(R1)에 의해 전압레벨의 강하가 발생하면서, 클램프 소자(GG1)의 게이트 전압레벨이 제1 접지전압(VSS1)의 레벨보다 높아져서 클램프 소자(GG1)가 턴 온(turn on)되면 정전기 전류가 클램프 소자(GG1)의 채널을 통해 제1 접지전압라인(LS1)으로 흐르게 된다. 따라서, 제1 전원패드(300)에 유입된 양(+)의 정전기는 제1 접지전압(VSS1) 레벨로 방전된다.
다음으로, 제1 전원패드(300)에 유입된 양(+)의 정전기를 제1 전원전압라인(LD1) 및 제2 접지전압라인(LS2)을 통해 제2 접지전압(VSS2) 레벨로 방전시킬 경우의 동작을 살펴보기로 한다.
먼저, 제1 전원패드(300)를 통해 제1 전원전압(VDD1)의 레벨 이상의 전압레벨을 갖는 양(+)의 정전기가 인가되면, 제1 전원전압라인(LD1)에서 제2 전원전압라인(LD2) 방향으로 형성된 제2 다이오드(DD2)를 통해 제1 전원전압라인(LD1)과 제2 전원전압라인(LD2)에 흐르게 된다. 높은 주파수의 정전기 펄스는 캐패시턴스(C1, C2)를 통하여 흐르고, 저항 소자(R1, R2)에 의해 전압레벨의 강하가 발생하면서, 클램프 소자(GG1)의 게이트 전압레벨이 제1 접지전압(VSS1) 및 제2 접지전압(VSS2)의 레벨보다 높아져서 클램프 소자(GG1, GG2)가 턴 온(turn on)되면 정전기 전류가 클램프 소자(GG1, GG2)의 채널을 통해 제1 접지전압라인(LS1) 및 제2 접지전압라인(LS2)으로 흐르게 된다. 이때, 제1 접지전압라인(LS1)과 제2 접지전압라인(LS2)으로 흐르는 양(+)의 정전기는 제3 다이오드(DD3) 및 제4 다이오드(DD4)를 통해 서로 양방향으로 전달되면서 제1 접지전압(VSS1) 레벨 및 제2 접지전압(VSS2) 레벨로 빠르게 방전된다.
이러한 방법으로, 본 발명의 제2 실시예에 따른 정전기 방전 회로는 제1 전원전압라인(LD1)과 제2 전원전압라인(LD2) 사이에서 양방향으로 전류를 전달할 수 있는 제1 다이오드(DD1)와 제2 다이오드(DD2) 및 제1 접지전압라인(LS1)과 제2 접지전압라인(LS2) 사이에서 양방향으로 전류를 전달할 수 있는 제3 다이오드(DD3)와 제2 다이오드(DD4), 그리고, 제1 전원전압라인(LD1)과 제1 접지전압라인(LS1) 사이 및 제2 전원전압라인(LD2)과 제2 접지전압라인(LS2) 사이에서 방전경로를 제공하는 정전기 방전부(340, 350)를 이용하여 효율적으로 정전기를 방전할 수 있다.
도 4는 도 3에 도시된 본 발명의 제2 실시예에 따른 정전기 방전 회로의 구성요소 중 제1 및 제2 인버터를 상세히 도시한 단면도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 정전기 방전 회로의 구성요소 중 제1 인버터(360) 및 제2 인버터(370)의 단면이 어떻게 도시되어 있는지 알 수 있다.
먼저, 제1 인버터(360)의 구성요소 중 제1 PMOS 트랜지스터(P1)는, N웰(400) 위에 형성되는 P형 불순물(P+)의 제1 확산영역(401) 및 제2 확산영역(402)과, 제2 확산영역(402)에 인접하여 형성되는 N형 불순물(N+)의 제3 확산영역(403), 및 제1 확산영역(401) 및 제2 확산영역(402) 사이에 N웰(400)과 접하도록 적층되어 배치된 제1 절연막(404)과 제1 도전체(405)를 포함하고, 제2 확산영역(402)에 제1 전원전압(VDD1)이 인가되고 제3 확산영역(403)에 제2 전원전압(VDD2)이 인가되어 제1 다이오드(DD1)가 형성되며, 제1 도전체(405)로 내부신호(INTER_SIG)를 인가받고 제1 확산영역(401)을 통해 반전내부신호(/INTER_SIG)를 출력한다.
그리고, 제1 인버터(360)의 구성요소 중 제1 NMOS 트랜지스터(N1)는, P웰(410) 위에 형성되는 N형 불순물(N+)의 제4 확산영역(411) 및 제5 확산영역(412)과, 제5 확산영역(412)에 인접하여 형성되는 P형 불순물(P+)의 제6 확산영역(413), 및 제4 확산영역(411) 및 제5 확산영역(412) 사이에 P웰(410)과 접하도록 적층되어 배치된 제2 절연막(414)과 제2 도전체(415)를 포함하고, 제5 확산영역(412)에 제1 접지전압(VSS1)이 인가되고 제6 확산영역(413)에 제2 접지전압(VSS2)이 인가되어 제2 다이오드(DD2)가 형성되며, 제2 도전체(415)로 내부신호(INTER_SIG)를 인가받아 제4 확산영역(411)을 통해 반전내부신호(/INTER_SIG)를 출력한다. 또한, 제1 NMOS 트랜지스터(N1)의 P웰(410) 바깥쪽에는 분리웰(416)이 더 형성되어 있다.
그리고, 제2 인버터(370)의 구성요소 중 제2 PMOS 트랜지스터(P2)는, N웰(430) 위에 형성되는 P형 불순물(P+)의 제1 확산영역(431) 및 제2 확산영역(432)과, 제2 확산영역(432)에 인접하여 형성되는 N형 불순물(N+)의 제3 확산영역(433), 및 제1 확산영역(431) 및 제2 확산영역(432) 사이에 N웰(430)과 접하도록 적층되어 배치된 제1 절연막(434)과 제1 도전체(435)를 포함하고, 제2 확산영역(432)에 제2 전원전압(VDD2)이 인가되고 제3 확산영역(433)에 제1 전원전압(VDD1)이 인가되어 제3 다이오드(DD3)가 형성되며, 제1 도전체(435)로 반전내부신호(/INTER_SIG)를 인가받고 제1 확산영역(431)을 통해 내부신호(INTER_SIG)를 출력한다.
그리고, 제2 인버터(370)의 구성요소 중 제2 NMOS 트랜지스터(N2)는, P웰(440) 위에 형성되는 N형 불순물(N+)의 제4 확산영역(441) 및 제5 확산영역(442)과, 제5 확산영역(442)에 인접하여 형성되는 P형 불순물(P+)의 제6 확산영역(443), 및 제4 확산영역(441) 및 제5 확산영역(442) 사이에 P웰(440)과 접하도록 적층되어 배치된 제2 절연막(444)과 제2 도전체(445)를 포함하고, 제5 확산영역(442)에 제2 접지전압(VSS2)이 인가되고 제6 확산영역(443)에 제1 접지전압(VSS1)이 인가되어 제4 다이오드(DD4)가 형성되며, 제2 도전체(445)로 반전내부신호(/INTER_SIG)를 인가받아 제4 확산영역(441)을 통해 내부신호(INTER_SIG)를 출력한다. 또한, 제2 NMOS 트랜지스터(N2)의 P웰(440) 바깥쪽에는 분리웰(446)이 더 형성되어 있다.
이상에서 살펴본 바와 같이 본 발명의 제2 실시예를 적용하면, 제1 전원전압라인(LD1)과 제1 접지전압라인(LS1) 사이에서 형성되어 내부신호(INTER_SIG)를 전달하기 위한 제1 인버터(360)의 구성요소 중 PMOS 트랜지스터(P1)의 소스에는 제1 전원전압(VDD1)이 인가되고 기판에는 제2 전원전압(VDD2)이 인가되도록 하여 제2 전원전압라인(LD2)에서 제1 전원전압라인(LD1) 방향으로 다이오드(DD1)가 형성되도록 할 수 있고, 제1 인버터(360)의 구성요소 중 NMOS 트랜지스터(N1)의 소스에는 제1 접지전압(VSS1)이 인가되고 기판에는 제2 접지전압(VSS2)이 인가되도록 하여 제2 접지전압라인(LS2)에서 제1 접지전압라인(LS1) 방향으로 다이오드(DD2)가 형성되도록 할 수 있다. 또한, 제2 전원전압라인(LD2)과 제2 접지전압라인(LS2) 사이에서 형성되어 반전내부신호(/INTER_SIG)를 전달하기 위한 제2 인버터(370)의 구성요소 중 PMOS 트랜지스터(P2)의 소스에는 제2 전원전압(VDD2)이 인가되고 기판에는 제1 전원전압(VDD1)이 인가되도록 하여 제1 전원전압라인(LD1)에서 제2 전원전압라인(LD2) 방향으로 다이오드(DD3)가 형성되도록 할 수 있고, 제2 인버터(370)의 구성요소 중 NMOS 트랜지스터(N2)의 소스에는 제2 접지전압(VSS2)이 인가되도록 하고 기판에는 제1 접지전압(VSS1)이 인가되도록 하여 제1 접지전압라인(LS1)에서 제2 접지전압라인(LS2) 방향으로 다이오드(DD4)가 형성되도록 할 수 있다.
이로 인해, 제1 전원패드(300) 또는 제1 접지패드(310)를 통해 인가되는 정전기를 제2 전원전압라인(LD2)과 제2 접지전압라인(LS2)으로 전달하여 제2 접지전압(VSS2) 레벨에서 방전시킬 수 있고, 제2 전원패드(320) 또는 제2 접지패드(330)를 통해 인가되는 정전기를 제1 전원전압라인(LD1)과 제2 접지전압라인(LS2)으로 전달하여 제1 접지전압(VSS1) 레벨에서 방전시킬 수 있다.
따라서, 다수의 전원전압 - 제1 전원전압(VDD1)과 제2 전원전압(VDD2)을 의미함 - 과 다수의 접지전압 - 제1 접지전압(VSS1)과 제2 접지전압(VSS2)을 의미함 - 외부에서 인가받아 동작하는 반도체 장치에서 정전기가 발생하는 경우에 각각의 전원전압과 각각의 접지전압 간에 양방향으로 다이오드가 형성되도록 하여 정전기 방전이 공유되도록 할 수 있으므로 매우 효율적이고 빠르게 정전기를 방전시킬 수 있다.
또한, 내부신호(INTER_SIG) 전달을 위해 필수적으로 존재하는 인버터(INV1, INV2)의 내부 구성을 적절히 변화시켜 다이오드를 형성하므로 정전기 방전 회로가 칩에서 차지하는 면적은 최소한으로 유지되도록 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100, 300 : 제1 전원패드 110, 310 : 제1 접지패드
120, 320 : 제2 전원패드 130, 330 : 제2 접지패드
LD1 : 제1 전원전압라인 LD2 : 제2 전원전압라인
LS1 : 제1 접지전압라인 LS2 : 제2 접지전압라인
140, 150, 340, 350 : 정전기 방전부
160, 360 : 제1 인버터 170, 370 : 제2 인버터
120, 320 : 제2 전원패드 130, 330 : 제2 접지패드
LD1 : 제1 전원전압라인 LD2 : 제2 전원전압라인
LS1 : 제1 접지전압라인 LS2 : 제2 접지전압라인
140, 150, 340, 350 : 정전기 방전부
160, 360 : 제1 인버터 170, 370 : 제2 인버터
Claims (14)
- 제1 전원패드를 통해 인가되는 제1 전원전압이 전송되는 제1 전원전압라인;
제1 접지패드를 통해 인가되는 제1 접지전압이 전송되는 제1 접지전압라인;
제2 전원패드를 통해 인가되는 제2 전원전압 - 상기 제1 전원전압의 레벨과는 다른 전압레벨을 가짐 - 이 전송되는 제2 전원전압라인;
제2 접지패드를 통해 인가되는 제2 접지전압이 전송되는 제2 접지전압라인;
상기 제1 전원전압라인과 상기 제1 접지전압라인 사이에 구성되고, 상기 제2 전원전압라인과 상기 제2 접지전압라인 사이에 구성되어 정전기의 방전경로를 제공하는 정전기 방전부;
상기 제1 전원전압라인과 상기 제1 접지전압라인 사이에 구성되어 내부신호의 위상을 반전하여 반전내부신호로서 출력하되, 상기 제2 접지전압라인에서 상기 제1 접지전압라인 방향으로 제1 다이오드가 형성되도록 구성되는 제1 인버터; 및
상기 제2 전원전압라인과 상기 제2 접지전압라인 사이에 구성되어 상기 반전내부신호의 위상을 반전하여 상기 내부신호로서 출력하되, 상기 제1 접지전압라인에서 상기 제2 접지전압라인 방향으로 제2 다이오드가 형성되도록 구성되는 제2 인버터
를 구비하는 정전기 방전 회로.
- 제1항에 있어서,
상기 제1 인버터는,
게이트에 상기 내부신호가 인가되고, 소스와 기판에는 상기 제1 전원전압이 인가되며, 드레인을 통해 상기 반전내부신호를 출력하는 제1 PMOS 트랜지스터; 및
게이트에 상기 내부신호가 인가되고, 소스에는 상기 제1 접지전압이 인가되며, 드레인을 통해 상기 반전내부신호를 출력하고, 기판에는 상기 제2 접지전압이 인가되는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전기 방전 회로.
- 제2항에 있어서,
상기 제1 PMOS 트랜지스터는,
N웰 위에 형성되는 P형 불순물의 제1 및 제2 확산영역과,
상기 제2 확산영역에 인접하여 형성되는 N형 불순물의 제3 확산영역, 및
상기 제1 및 제2 확산영역 사이에 상기 N웰과 접하도록 적층되어 배치된 제1 절연막과 제1 도전체를 포함하고,
상기 제2 및 제3 확산영역에 상기 제1 전원전압이 인가되며,
상기 제1 도전체로 상기 내부신호를 인가받고 상기 제1 확산영역을 통해 상기 반전내부신호를 출력하는 것을 특징으로 하는 정전기 방전 회로.
- 제3항에 있어서,
상기 제1 NMOS 트랜지스터는,
P웰 위에 형성되는 N형 불순물의 제4 및 제5 확산영역과,
상기 제5 확산영역에 인접하여 형성되는 P형 불순물의 제6 확산영역, 및
상기 제4 및 제5 확산영역 사이에 상기 P웰과 접하도록 적층되어 배치된 제2 절연막과 제2 도전체를 포함하고,
상기 제5 확산영역에 상기 제1 접지전압이 인가되고 상기 제6 확산영역에 상기 제2 접지전압이 인가되어 상기 제1 다이오드가 형성되며,
상기 제2 도전체로 상기 내부신호를 인가받아 상기 제4 확산영역을 통해 상기 반전내부신호를 출력하는 것을 특징으로 하는 정전기 방전 회로.
- 제2항에 있어서,
상기 제2 인버터는,
게이트에 상기 반전내부신호가 인가되고, 소스와 기판에는 상기 제2 전원전압이 인가되며, 드레인을 통해 상기 내부신호를 출력하는 제2 PMOS 트랜지스터; 및
게이트에 상기 반전내부신호가 인가되고, 소스에는 상기 제2 접지전압이 인가되며, 드레인을 통해 상기 내부신호를 출력하고, 기판에는 상기 제1 접지전압이 인가되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전기 방전 회로.
- 제5항에 있어서,
상기 제2 PMOS 트랜지스터는,
N웰 위에 형성되는 P형 불순물의 제1 및 제2 확산영역과,
상기 제2 확산영역에 인접하여 형성되는 N형 불순물의 제3 확산영역, 및
상기 제1 및 제2 확산영역 사이에 상기 N웰과 접하도록 적층되어 배치된 제1 절연막과 제1 도전체를 포함하고,
상기 제2 및 제3 확산영역에 상기 제2 전원전압이 인가되며,
상기 제1 도전체로 상기 반전내부신호를 인가받아 상기 제1 확산영역을 통해 상기 내부신호로서 출력하는 것을 특징으로 하는 정전기 방전 회로.
- 제6항에 있어서,
상기 제2 NMOS 트랜지스터는,
P웰 위에 형성되는 N형 불순물의 제4 및 제5 확산영역과,
상기 제5 확산영역에 인접하여 형성되는 P형 불순물의 제6 확산영역, 및
상기 제4 및 제5 확산영역 사이에 상기 P웰과 접하도록 적층되어 배치된 제2 절연막과 제2 도전체를 포함하고,
상기 제5 확산영역에 상기 제2 접지전압이 인가되고 상기 제6 확산영역에 상기 제1 접지전압이 인가되어 상기 제2 다이오드가 형성되며,
상기 제2 도전체로 상기 반전내부신호를 인가받아 상기 제4 확산영역을 통해 상기 내부신호로서 출력하는 것을 특징으로 하는 정전기 방전 회로.
- 제1 전원패드를 통해 인가되는 제1 전원전압이 전송되는 제1 전원전압라인;
제1 접지패드를 통해 인가되는 제1 접지전압이 전송되는 제1 접지전압라인;
제2 전원패드를 통해 인가되는 제2 전원전압 - 상기 제1 전원전압의 레벨과 동일한 전압레벨을 가짐 - 이 전송되는 제2 전원전압라인;
제2 접지패드를 통해 인가되는 제2 접지전압이 전송되는 제2 접지전압라인;
상기 제1 전원전압라인과 상기 제1 접지전압라인 사이에 구성되고, 상기 제2 전원전압라인과 상기 제2 접지전압라인 사이에 구성되어 정전기의 방전경로를 제공하는 정전기 방전부;
상기 제1 전원전압라인과 상기 제1 접지전압라인 사이에 구성되어 내부신호의 위상을 반전하여 반전내부신호로서 출력하되, 상기 제2 전원전압라인에서 상기 제1 전원전압라인 방향으로 제1 다이오드가 형성되도록 구성되고, 상기 제2 접지전압라인에서 상기 제1 접지전압라인 방향으로 제2 다이오드가 형성되도록 구성되는 제1 인버터; 및
상기 제2 전원전압라인과 상기 제2 접지전압라인 사이에 구성되어 상기 반전내부신호의 위상을 반전하여 상기 내부신호로서 출력하되, 상기 제1 전원전압라인에서 상기 제2 전원전압라인 방향으로 제3 다이오드가 형성되도록 구성되고, 상기 제1 접지전압라인에서 상기 제2 접지전압라인 방향으로 제4 다이오드가 형성되도록 구성되는 제2 인버터
를 구비하는 정전기 방전 회로.
- 제8항에 있어서,
상기 제1 인버터는,
게이트에 상기 내부신호가 인가되고, 소스에는 상기 제1 전원전압이 인가되며, 드레인을 통해 상기 반전내부신호를 출력하고, 기판에는 상기 제2 전원전압이 인가되는 제1 PMOS 트랜지스터; 및
게이트에 상기 내부신호가 인가되고, 소스에는 상기 제1 접지전압이 인가되며, 드레인을 통해 상기 반전내부신호를 출력하고, 기판에는 상기 제2 접지전압이 인가되는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전기 방전 회로.
- 제9항에 있어서,
상기 제1 PMOS 트랜지스터는,
N웰 위에 형성되는 P형 불순물의 제1 및 제2 확산영역과,
상기 제2 확산영역에 인접하여 형성되는 N형 불순물의 제3 확산영역, 및
상기 제1 및 제2 확산영역 사이에 상기 N웰과 접하도록 적층되어 배치된 제1 절연막과 제1 도전체를 포함하고,
상기 제2 확산영역에 상기 제1 전원전압이 인가되고 상기 제3 확산영역에 상기 제2 전원전압이 인가되어 상기 제1 다이오드가 형성되도록 하며,
상기 제1 도전체로 상기 내부신호를 인가받고 상기 제1 확산영역을 통해 상기 반전내부신호를 출력하는 것을 특징으로 하는 정전기 방전 회로.
- 제10항에 있어서,
상기 제1 NMOS 트랜지스터는,
P웰 위에 형성되는 N형 불순물의 제4 및 제5 확산영역과,
상기 제5 확산영역에 인접하여 형성되는 P형 불순물의 제6 확산영역, 및
상기 제4 및 제5 확산영역 사이에 상기 P웰과 접하도록 적층되어 배치된 제2 절연막과 제2 도전체를 포함하고,
상기 제5 확산영역에 상기 제1 접지전압이 인가되고 상기 제6 확산영역에 상기 제2 접지전압이 인가되어 상기 제2 다이오드가 형성되며,
상기 제2 도전체로 상기 내부신호를 인가받아 상기 제4 확산영역을 통해 상기 반전내부신호를 출력하는 것을 특징으로 하는 정전기 방전 회로.
- 제9항에 있어서,
상기 제2 인버터는,
게이트에 상기 반전내부신호가 인가되고, 소스에는 상기 제2 전원전압이 인가되며, 드레인을 통해 상기 내부신호를 출력하고, 기판에는 상기 제1 전원전압이 인가되는 제2 PMOS 트랜지스터; 및
게이트에 상기 반전내부신호가 인가되고, 소스에는 상기 제2 접지전압이 인가되며, 드레인을 통해 상기 내부신호를 출력하고, 기판에는 상기 제1 접지전압이 인가되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전기 방전 회로.
- 제12항에 있어서,
상기 제2 PMOS 트랜지스터는,
N웰 위에 형성되는 P형 불순물의 제1 및 제2 확산영역과,
상기 제2 확산영역에 인접하여 형성되는 N형 불순물의 제3 확산영역, 및
상기 제1 및 제2 확산영역 사이에 상기 N웰과 접하도록 적층되어 배치된 제1 절연막과 제1 도전체를 포함하고,
상기 제2 확산영역에 상기 제2 전원전압이 인가되고 상기 제3 확산영역에 상기 제1 전원전압이 인가되어 상기 제3 다이오드가 형성되도록 하고,
상기 제1 도전체로 상기 반전내부신호를 인가받아 상기 제1 확산영역을 통해 상기 내부신호로서 출력하는 것을 특징으로 하는 정전기 방전 회로.
- 제13항에 있어서,
상기 제2 NMOS 트랜지스터는,
P웰 위에 형성되는 N형 불순물의 제4 및 제5 확산영역과,
상기 제5 확산영역에 인접하여 형성되는 P형 불순물의 제6 확산영역, 및
상기 제4 및 제5 확산영역 사이에 상기 P웰과 접하도록 적층되어 배치된 제2 절연막과 제2 도전체를 포함하고,
상기 제5 확산영역에 상기 제2 접지전압이 인가되고 상기 제6 확산영역에 상기 제1 접지전압이 인가되어 상기 제4 다이오드가 형성되며,
상기 제2 도전체로 상기 반전내부신호를 인가받아 상기 제4 확산영역을 통해 상기 내부신호로서 출력하는 것을 특징으로 하는 정전기 방전 회로.
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