KR20100068951A - 데이타 출력 드라이버 손상을 방지하는 정전기 방전 보호회로 - Google Patents

데이타 출력 드라이버 손상을 방지하는 정전기 방전 보호회로 Download PDF

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Abstract

본 발명은 정전기로부터 내부회로를 보호하기 위한 정전기 방전 보호회로에 관한 것으로써, 더욱 상세하게는 반도체 메모리 회로에서 데이터 출력 드라이버와이를 보호하는 데이터 출력저항이 정전기 방전으로 인하여 동작 불량을 일으키는 것을 방지하기 위한 정전기 방전 보호회로에 관한 것이다.

Description

데이타 출력 드라이버 손상을 방지하는 정전기 방전 보호회로 {ESD protection circiut for prevention against Dout driver damage}
본 발명은 반도체 회로용 정전기 방전 보호회로에 관한 것으로써, 특히, 과도한 정전기에 의해 데이터 출력 드라이버와 데이터 출력저항에서 동작 불량이 발생하는 것을 방지하기 위한 발명에 관한 것이다.
대전된 인체나 기계에 반도체 집적회로(Integrated Circuit)가 접촉하면 인체나 기계에 대전되어 있던 정전기가 집적회로의 외부 핀을 통해 입/출력패드를 거쳐 반도체 내부로 방전되면서 큰 에너지를 가진 과도 전류가 내부회로에 큰 손상을 가할 수 있다.
또는 반도체 회로 내부에 대전되어 있던 정전기가 기계의 접촉으로 인해 기계를 통해 과전류가 흘러 나오면서 내부회로에 손상을 가할 수 있다.
따라서, 반도체 집적회로는 이러한 손상으로부터 내부회로를 보호하기 위해서 입/출력패드와 내부회로 사이에 정전기 방전부를 설치하고 있다.
도 1에서는 종래의 정전기 방전부를 구비한 반도체 회로를 예시하고 있다.
도 1의 정전기 방전 보호회로는 정전기 방전부(101,103), 데이터 입/출력패 드(100), 데이터 전원전압라인(102), 데이터 접지전압라인(104), 전원전압라인
(106), 접지전압라인(108), 데이터 출력 드라이버 및 데이터 출력저항(110), 검출부(112), 파워클램프부(114), 프리 드라이버(116)로 구성된다.
데이터 입/출력패드(100)는 DRAM에서 데이터 입/출력시 사용되는 패드를 말한다. 일반적으로 DQ PAD라고 하며, 데이터 입/출력패드에 사용되는 전원은 데이터 전원전압라인(102)와 데이터 접지전압라인(104)이다.
상기 데이터 입/출력패드(100)는 DRAM과 시스템간에 인터페이스 역할을 하며, 정해진 규격내에서 신호가 움직여야 상호간에 문제없이 서로 왕래를 할 수 있다.
또한, 데이터 입/출력시 사용되는 데이터 출력 드라이버(Dout driver)와 프리 드라이버(Pre-driver)는 데이터 출력시 신호 파형에 영향을 준다. 이러한 신호 파형을 왜곡없이 시스템으로 전달하기 위해서는 데이터 출력 드라이버의 넓이, 길이, 저항등 신호 파형에 영향을 미치는 중요한 요소를 적절하도록 설계해야 한다.
데이터 출력 드라이버는 정전기에 취약한 구조를 가지고 있어서, 데이터 입/출력패드(100)에 정전기가 발생하면, 과도한 정전기 전류는 정전기 방전부를 통해 대부분 방전이 되지만, 일부 전류들이 데이터 출력 드라이버로 흐르면 동작 불량을 일으킬 수 있다.
그러므로 정전기에 취약한 데이터 출력 드라이버를 보호하기 위해서 데이터 출력 드라이버의 앞단에는 저항을 설치하는데, 데이터 출력 드라이버로 정전기 전류가 많이 유입되지 못하도록 하기 위함이다.
하지만 최근 고속으로 동작하는 제품에서는 시스템으로 신호 전달시 신호파형의 왜곡을 줄이고자 데이터 출력 드라이버의 앞단에 설치하는 저항을 작게 설계하는 추세이다. 이로인해 데이터 출력 드라이버는 정전기에 취약한 상황에 놓이게 된다.
도 1를 참조하여 데이터 입/출력패드(100)로 정전기 유입되는 경우, 앤모스 트랜지스터(N1) 및 저항(R1)의 동작불량이 발생하는 경우를 살펴본다.
앤모스 트랜지스터(N1)는 게이트가 CMOS 구조인 프리 드라이버(116)의 드레인과 연결되어서 프리 드라이버로부터 신호를 받는다.
데이터 입/출력패드(100)에 정전기를 강제적으로 공급하고 접지패드(VSSQ
,VSS)로 방전시키는 접지전압라인 테스트 모드에서는 전원패드(VDDQ,VDD)가 플로팅 상태가 된다.
전원패드(VDDQ, VDD)가 플로팅 상태가 되면 프리 드라이버의 PMOS에 전원 공급이 안되고, 앤모스 트랜지스터(N1)의 게이트도 플로팅 상태가 된다.
만일 앤모스 트랜지스터(N1)의 게이트가 플로팅 되기 전에 문턱 전압 이상의 하이 레벨 전압을 가지고 있었다면, 앤모스 트랜지스터(N1)는 채널이 형성되므로 정전기 전류는 앤모스 트랜지스터(N1)의 채널을 통해서 흐르게 된다.
정전기 전류는 앤모스 트랜지스터(N1)의 드레인과 벌크 사이에 전기장을 유도하여 기생 NPN형 바이폴라 트랜지스터를 빠르게 동작시킨다.
NPN형 바이폴라 트랜지스터가 정전기 방전부보다 먼저 동작을 하여 데이타 입/출력패드(100)로 유입된 정전기가 앤모스 트랜지스터(N1)으로 전류가 흐르게 되 면, 저항(R1)이 멜팅되어 개방되거나, 앤모스 트랜지스터(N1) 자체가 손상을 받게되므로 데이터 출력 드라이버 및 저항은 동작 불량이 발생된다.
본 발명은 데이터 입/출력패드로 유입되는 정전기로부터 반도체 내부회로를 보호하기 위해 정전기 방전 회로를 제공한다.
또한, 본 발명은 정전기 유입되는 경우 데이터 출력 드라이버의 동작을 제어하여 데이터 출력 드라이버가 정전기 방전부보다 먼저 동작하는 것을 방지함으로
써, 동작 불량이 발생하는 것을 방지하는 회로를 제공한다.
데이터 출력 드라이버의 동작 불량을 방지하기 위한 정전기 방전 보호회로는 데이터 전원전압라인과 데이터 접지전압라인 사이에 구성되고, 유입된 정전기를 검출하여 검출전압을 출력하는 검출부; 상기 검출부와 병렬연결되고, 상기 검출전압을 입력받아 구동되는 파워클램프부; 데이터 입/출력패드와 상기 데이터 접지전압라인 사이에서 구성되는 풀다운형 데이터출력 드라이버; 및 상기 풀다운형 데이터출력 드라이버와 연결되고, 프리 드라이버와 연결되며, 상기 데이터 입/출력패드로 정전기 유입시 상기 검출전압에 의하여 스위칭 동작을 함으로써, 정전기 유입되는 경우에는 상기 데이터출력 드라이버의 게이트를 상기 데이터 접지전압패드와 연결시키고, 정전기 유입되지 않는 경우에는 상기 데이터 출력드라이버의 게이트를 상기 프리 드라이버와 연결시키는 제어부; 를 포함한다.
상기 검출부는, 상기 데이터 전원전압라인에 커패시터가 연결되고, 상기 데이터 접지전압라인에 제1저항이 연결되며, 상기 커패시터와 상기 제1저항은 직렬 연결되는 것이 바람직하다.
상기 파워클램프부는, 드레인이 상기 데이터 전원전압라인에 연결되고, 게이트가 상기 커패시터와 상기 제1저항의 공통노드에 연결되며, 소오스와 벌크는 상기 데이터 접지전압라인에 연결되는 제1앤모스 트랜지스터로 구성되는 것이 바람직하다.
상기 풀다운형 데이터 출력드라이버는, 드레인이 제2저항을 통해서 상기 데이터 입/출력라인에 연결되고, 게이트는 상기 제어부에 연결되며, 소오스 및 벌크가 상기 데이터 접지전압라인에 연결되는 제2앤모스 트랜지스터로 구성되는 것이 바람직하다.
상기 제어부는, 드레인이 상기 제2앤모스 트랜지스터의 게이트 및 상기 프리 드라이버의 드레인과 공유 연결되고, 게이트가 상기 제1저항과 상기 커패시터의 공통노드 및 상기 제1앤모스 트랜지스터의 게이트와 공유 연결되며, 소오스 및 벌크가 상기 데이터 접지전압라인에 연결되는 제3앤모스 트랜지스터로 구성되는 것이 바람직하다.
본 발명은 정전기 유입되는 경우에 정전기 방전부보다 데이터 출력 드라이버가 먼저 동작하지 않도록 문턱전압을 높여 데이터 출력 드라이버 및 데이터 출력 저항의 동작불량을 방지하는 효과가 있다.
본 발명은 정전기 유입시 데이터 출력 드라이버의 구동전압을 높여서, 정전 기 방전부보다 먼저 동작하는 것을 방지함으로써, 데이터 출력 드라이버와 데이터 출력 저항의 동작불량을 방지하는 정전기 방전 보호회로를 제시한다.
도 2는 본 발명의 바람직한 실시예를 예시한다.
도 2를 참고하여 구성을 살펴보면 다음과 같다.
정전기 방전부(201,203), 데이터 입/출력패드(200), 데이터 전원전압라인(202), 데이터 접지전압라인(204), 전원전압라인(206), 접지전압라인(208), 데이터 출력 드라이버부(210), 검출부(212), 파워클램프부(214), 프리 드라이버(216), 제어부(218)를 포함한다.
보다 구체적으로 살펴보면 다음과 같다.
정전기 방전부(201,203)는 데이터 입/출력패드(200)와 데이터 전원전압라인
(202) 또는 데이터 접지전압라인(204) 사이에 구성된다.
데이터 출력 드라이버부(210)는 제2앤모스 트랜지스터(N22)의 한쪽 단자가 제2저항(R22)를 통해서 데이터 입/출력패드(200)와 연결되고, 제2앤모스 트랜지스터의 다른쪽 단자는 데이터 접지전압라인(204)에 연결되며, 제어노드 ND2와 연결된다.
검출부(212)는 커패시터(C21)의 한쪽 단자는 데이터 전원전압라인(202)에 연결되고, 제1저항(R21)의 한쪽 단자는 데이터 접지전압라인(204)에 연결되며, 검출노드 ND2를 공유하면서 커패시터(C21)과 제1저항(R21)은 직렬 연결되어 구성된다.
파워클램프(214)는 드레인이 데이터 전원전압라인(202)에 연결되고, 소오스가 데이터 접지전압라인(204)에 연결되며, 게이트는 검출노드 ND1와 연결되는 제1 앤모스 트랜지스터(N21)로 구성된다.
프리 드라이버(216)는 전원전압라인(206)과 접지전압라인(208)사이에서 CMOS형 인버터로 구성되고, 제어노드 ND2를 통해서 앤모스 트랜지스터(N22)의 게이트 및 후술하는 제3앤모스 트랜지스터(N23)의 드레인과 공유 연결된다.
제어부(218)는 드레인이 제어노드 ND2와 연결되고, 게이트가 검출노드 ND1과 연결되며, 소오스가 데이터 접지전압패드(204)에 연결되는 제3앤모스 트랜지스터
(N23)로 구성된다.
도 2를 참고하여 구체적인 동작 원리를 살펴본다.
데이터 입/출력패드(200)으로 정전기가 유입되면, 정전기는 커패시터(C21)를 바이패스하고, 제1저항(R21)에서 전압강하가 발생함으로써, 검출노드 ND1에서 전압이 검출된다. 검출노드 ND1에서 검출된 전압은 제3앤모스 트랜지스터(N23)의 게이트로 입력된다. 하이레벨의 검출전압이 게이트로 입력됨으로써, 제3앤모스 트랜지스터(N23)가 턴온되면, 제어노드 ND2의 전압레벨은 데이터 접지전압라인(204)의 전압레벨로 천이한다.
제2앤모스 트랜지스터(N22)의 게이트가 제어노드 ND2와 연결되고, 제어노드 ND2의 전압레벨이 데이터 접지전압라인(204)의 전압레벨에 가깝게 낮아지므로, 제2앤모스 트랜지스터(N22)의 게이트는 데이터 접지전압라인(204)과 연결된다.
제2앤모스 트랜지스터(N22)의 게이트가 데이터 접지전압라인(204)에 연결되므로 제2앤모스 트랜지스터(N22)는 Gate Grounded NMOS 트랜지스터로 동작한다.
따라서, 제2앤모스 트랜지스터(N22)가 GGNMOS로 동작을 하게 되면, 동작 전 압이 높아지게 되므로 제2앤모스 트랜지스터(N22)의 동작전압은 정전기 방전부의 동작전압보다 낮지 않게 된다. 그러므로 정전기 방전부가 동작하기도 전에 제2앤모스 트랜지스터(N22)가 동작하지 않게 되므로 제2앤모스 트랜지스터(N22)와 제2저항
(R22)의 동작 불량은 방지된다.
반면, 데이터 입/출력패드(200)로 정전기가 유입되지 않고, 제품이 정상동작 하는 경우에는 검출부(212)를 통과하는 정전기가 없으므로 제1저항(R21)에서 전압강하도 발생하지 않게 된다. 검출노드 ND1의 전압레벨은 데이터 접지전압라인
(204)와 동일한 레벨을 갖게 되므로 로우 레벨이 된다.
제3앤모스 트랜지스터(N23)의 게이트로 검출노드 ND1의 로우 레벨 전압이 입력되므로 제3앤모스 트랜지스터(N23)는 턴온되지 않는다. 제3앤모스 트랜지스터
(N23)가 턴온 되지 않으므로 제어노드 ND2는 데이터 접지전압라인(204)과는 단락되고, 프리 드라이버(216)의 드레인과 연결된다.
따라서, 제2앤모스 트랜지스터(N22)의 게이트는 프리 드라이버(216)의 드레인과 연결되므로 데이터 드라이버부(210)에서 데이터를 드라이빙하는데 영향을 받지 않게된다.
도 3과 도 4는 시뮬레이션을 통해 종전의 경우와 본 발명의 경우의 효과 차이를 비교한 것이다.
종전의 경우(도 3 참고)를 보면 제2앤모스 트랜지스터(N22)의 Vgs가 1볼트까지 상승하면서도 동작 전압(Vds)도 2.3볼트로 작은 것을 볼 수 있다. 이에 비하여 본 발명의 경우(도 4 참고)는 제2앤모스 트랜지스터(N22)의 Vgs가 0.2 볼트까지만 올라가 동작전압(Vds)이 거의 6볼트까지 상승한 것을 확인할 수 있다.
결과적으로 데이타 입/출력패드(200)로 정전기 유입되는 경우에 제2앤모스 트랜지스터(N22)를 GGNMOS로 동작하게 하여 동작전압을 높임으로써, 정전기 방전부가 동작하기 전에 제2앤모스 트랜지스터(N22)가 동작하는 것을 방지하여 제2앤모스 트랜지스터(N22)과 제2저항(R22)의 동작불량을 방지할 수 있게된다.
도 1은 종래 데이터 입출력패드에 구성되는 정전기 방전 보호회로
도 2는 본 발명의 입출력패드에 구성되는 정전기 방전 보호회로
도 3은 종래 데이터 출력 드라이버의 시뮬레이션
도 4는 본 발명의 데이터 출력 드라이버의 시뮬레이션

Claims (5)

  1. 데이터 전원전압라인과 데이터 접지전압라인 사이에 구성되고, 유입된 정전기를 검출하여 검출전압을 출력하는 검출부;
    상기 검출부와 병렬연결되고, 상기 검출전압을 입력받아 구동되는 파워클램프부;
    데이터 입/출력패드와 상기 데이터 접지전압라인 사이에서 구성되는 풀다운형 데이터출력 드라이버; 및
    상기 풀다운형 데이터출력 드라이버와 연결되고, 프리 드라이버와 연결되며, 상기 데이터 입/출력패드로 정전기 유입시 상기 검출전압에 의하여 스위칭 동작을 함으로써, 정전기 유입시에는 상기 데이터출력 드라이버의 게이트를 상기 데이터 접지전압라인과 연결시키고, 정전기 유입되지 않을 시에는 상기 데이터 출력드라이버의 게이트를 상기 프리 드라이버와 연결시키는 제어부;
    를 포함하는 것을 특징으로 하는 정전기 방전 보호회로.
  2. 제 1 항에 있어서, 상기 검출부는,
    상기 데이터 전원전압라인에 커패시터가 연결되고, 상기 데이터 접지전압라인에 제1저항이 연결되며, 상기 커패시터와 상기 제1저항은 직렬 연결되는 것을 특징으로 하는 정전기 방전 보호회로.
  3. 제 2 항에 있어서, 상기 파워클램프부는,
    드레인이 상기 데이터 전원전압라인에 연결되고, 게이트가 상기 커패시터와 상기 제1저항의 공통노드에 연결되며, 소오스와 벌크는 상기 데이터 접지전압라인에 연결되는 제1앤모스 트랜지스터로 구성되는 것을 특징으로 하는 정전기 방전 보호회로.
  4. 제 3 항에 있어서, 상기 풀다운형 데이터 출력드라이버는,
    드레인이 제2저항을 통해서 상기 데이터 입/출력라인에 연결되고, 게이트는 상기 제어부에 연결되며, 소오스 및 벌크가 상기 데이터 접지전압라인에 연결되는 제2앤모스 트랜지스터되는 것을 특징으로 하는 정전기 방전 보호회로.
  5. 제 4 항에 있어서, 상기 제어부는,
    드레인이 상기 제2앤모스 트랜지스터의 게이트 및 상기 프리 드라이버의 드레인과 공유 연결되고, 게이트가 상기 제1저항과 상기 커패시터의 공통노드 및 상기 제1앤모스 트랜지스터의 게이트와 공유 연결되며, 소오스 및 벌크가 상기 데이터 접지전압라인에 연결되는 제3앤모스 트랜지스터로 구성되는 것을 특징으로 하는 정전기 방전 보호회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130072737A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 정전기 방전 회로

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9307578B2 (en) 2011-08-17 2016-04-05 Lam Research Corporation System and method for monitoring temperatures of and controlling multiplexed heater array
KR102140734B1 (ko) 2014-05-14 2020-08-04 삼성전자주식회사 정전 보호 회로를 포함하는 반도체 장치 및 그것의 동작 방법
US11923764B1 (en) * 2022-08-10 2024-03-05 Texas Instruments Incorporated Electrostatic discharge circuit for switching mode power supply

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003510827A (ja) * 1999-08-06 2003-03-18 サーノフ コーポレイション Ｅｏｓ／ｅｓｄストレスの中のｎｍｏｓ出力ドライバの動的なターンオフのための回路
CN1998120A (zh) * 2004-06-08 2007-07-11 沙诺夫公司 用于提供电流控制的静电放电保护的方法和装置
KR20060098538A (ko) * 2005-03-03 2006-09-19 주식회사 하이닉스반도체 반도체 장치의 정전기 방전 보호 회로
KR100849069B1 (ko) * 2007-04-20 2008-07-30 주식회사 하이닉스반도체 정전기 방전 보호 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130072737A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 정전기 방전 회로
KR101867510B1 (ko) * 2011-12-22 2018-06-18 에스케이하이닉스 주식회사 정전기 방전 회로

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