KR20090001244A - 정전기 방전 장치 - Google Patents

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KR20090001244A KR1020070065478A KR20070065478A KR20090001244A KR 20090001244 A KR20090001244 A KR 20090001244A KR 1020070065478 A KR1020070065478 A KR 1020070065478A KR 20070065478 A KR20070065478 A KR 20070065478A KR 20090001244 A KR20090001244 A KR 20090001244A
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Abstract

본 발명은 정전기로부터 반도체를 보호하기 위한 정전기 방전 장치에 관한 것으로써, 본 발명에 따른 정전기 방전 장치는 입출력 패드와 접지전압 라인 사이에 연결되어 있고 내부 바이폴라 트랜지스터의 활성화에 의해 유입되는 정전기 전압을 방전시키는 정전기 방전부; 상기 정전기 방전부를 활성화시키기 위한 트리거 전류를 제공하는 트리거부; 및 상기 트리거부를 구동시키는 전압을 검출하고 상기 트리거부로 인가하는 트리거 구동부;를 포함하는 것을 특징으로 한다.
정전기 방전, 트리거부, 트리거 구동부, NMOS

Description

정전기 방전 장치{Electorstatic Discharg Device}
도 1은 종래 기술에 따른 정전기 방전 장치의 구성도
도 2는 본 발명의 일실시예에 따른 정전기 방전 장치의 구성도
도 3은 도 2에 따른 정전기 방전 장치를 반도체 기판에 나타낸 평면도
도 4는 본 발명의 실시예에 따른 정전기 방전부를 나타낸 단면도
도 5는 본 발명의 다른 실시예에 따른 정전기 방전 장치의 구성도
도 6은 도 5에 따른 정전기 방전 장치를 반도체 기판에 나타낸 평면도
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 정전기 방전부 210, 410 : 트리거부
220, 420 : 트리거 구동부 102, 202 : 입출력 패드
104, 204 : 접지전압 패드
본 발명은 반도체 직접회로에 관한 것으로서, 특히 정전기로부터 반도체를 보호하기 위한 정전기 방전 장치에 관한 것이다.
일반적으로 정전기 방전(Electrostatic Discharge, ESD)은 반도체 칩의 신뢰 성을 좌우하는 중요한 요소의 하나이며 이러한 정전기 방전은 반도체 칩을 취급시 또는 시스템에 장착하는 경우 발생되어 칩을 손상시킨다. 따라서 반도체 소자의 데이터 입/출력 영역에는 정전기로부터 반도체 소자를 보호하기 위하여 정전기 방전회로가 구비되어야 한다.
반도체 장치에 관하여 발생하는 정전기에 대하여 살펴보면, 대전된 인체나 기계에 반도체 집적회로가 접촉하면, 인체나 기계에 대전되어 있던 정전기가 집적회로의 외부 핀을 통해 입/출력 패드를 거쳐 반도체 내부로 방전되면서 큰 에너지를 가진 과도 정전기 전류파가 반도체 장치의 내부회로에 큰 손상을 가할 수 있다.
대부분의 반도체 장치는 정전기에 의해 발생하는 이러한 손상으로부터 내부의 주요회로를 보호하기 위해 입/출력 패드와 반도체 내부회로 사이에 정전기 방전(ESD)를 구비하고 있으며, 입/출력 버퍼들도 정전기 보호기능을 하는 경우가 많다.
정전기로부터 반도체 회로를 보호하기 위한 정전기 방전회로로는 다이오드(diode), 금속 산화막 반도체 트랜지스터(metal oxide scilicon, MOS), 실리콘 제어 정류기(scilicon controlled rectifier, SCR)가 널리 이용되고 있다. 그 중에서도 특히 SCR 소자는 PN 접합을 이용한 것으로서 단위 면적당 소화할 수 있는 정전기 방전 전류가 높고 접합 개패시턴스가 작으며 동작 저항이 낮아 널리 이용되고 있다. 그러나 SCR 회로는 트리거링 전압이 일반 다른 정전기 방전 회로에 비해 높은 문제점이 있다.
이러한 SCR 회로의 트리거링 전압을 낮추는 기술에 대한 연구가 활발히 진행 되고 있는데, 도 1은 그 예로써 SCR 회로의 트리거링 전압을 낮추는 방법의 회로를 나타낸 것이다.
도 1을 참조해서 종래의 ESD 회로를 설명하면, 입출력 패드(102)로부터 유입되는 정전기 전류를 접지 전압 라인(104) 사이에 동작 전압이 높은 SCR 회로(110)를 사용하였다. 그리고 SCR(110)의 동작 전압을 낮추기 위해 입출력 패드(112)와 SCR(110) 사이에 구동수단으로 NMOS 트랜지스터(120)를 구비한다. NMOS 트랜지스터를 사용함으로써 트리거 전압이 NMOS 트랜지스터의 턴온 전압까지 낮아진다.
그러나 여전히 상기와 같은 회로에 의하더라도 NMOS 트랜지스터의 턴온 전압 이하로는 SCR 회로의 트리거 전압을 낮출 수 없다. 따라서 만약 NMOS 트랜지스터의 턴온 전압 이하로 정전기가 입력된다면 내부회로를 정전기로부터 보호할 수 없는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 정전기 전압이 낮은 경우에도 내부회로를 보호할 수 있는 정전기 방전 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 정전기 전압이 감지 될 때, 정전기 방전부를 최대한 빠른 시간내에 동작시킬 수 있는 정전기 방전 장치를 제공하는 것을 또 다른 목적으로 한다.
또한, 본 발명은 적은 면적으로도 빠른 시간내에 동작할 수 있는 정전기 방전 장치를 제공하는 것을 또 다른 목적으로 한다.
본 발명에 따른 정전기 방전 장치는 입출력 패드와 접지전압 라인 사이에 연결되어 있고 내부 바이폴라 트랜지스터의 활성화에 의해 유입되는 정전기 전압을 방전시키는 정전기 방전부; 상기 정전기 방전부를 활성화시키기 위해 드레인단이 상기 입출력 패드에 접속되고 소스단이 상기 정전기 방전부에 연결된 제 1 NMOS 트랜지스터를 포함하고 트리거 전류를 제공하는 트리거부; 및 드레인단이 상기 입출력 패드에 접속되고 게이트단이 상기 제 1 NMOS 의 소스에 접속되는 제 2 MOS 트랜지스터와, 드레인단과 게이트단이 상기 제 2 NMOS 트랜지스터의 소스단에 접속되는 제 3 NMOS 트랜지스터를 포함하여 상기 트리거부를 구동시키는 저압을 검출하고 인가하는 트리거 구동부;를 포함하는 것을 특징으로 한다.
그리고 상기 트리거부에 흐르는 전류는 상기 트리거 구동부의 전류를 증폭시키고 동시에 트리거 구동부의 전압에 의해 증폭된다.
그리고 상기 제 1 NMOS 트랜지스터의 게이트단은 상기 제 2 NMOS 트랜지스터의 소스단 및 제 3 NMOS 트랜지스터의 게이터단과 드레인단에 접속되고, 상기 제 1 MOS 트랜지스터의 소스단은 상기 제 2 NMOS 트랜지스터의 게이트단에 접속된다.
상기 제 3 NMOS 트랜지스터의 게이트 길이는 제 1 및 제 2 NMOS 트랜지스터의 게이트 길이보다 길게 형성된다.
상기 트리거부는 소스단이 상기 입출력 패드에 연결되고 드레인단이 상기 정전기 방전부에 연결된 제 1 PMOS 트랜지스터를 구비한다.
상기 트리거 구동부는 소스가 상기 입출력 패드에 연결되고 게이트단과 드레 인단이 하나의 노드로 연결된 제 2 PMOS 트랜지스터와, 드레인단이 상기 노드에 연결되고 게이트가 상기 제 1 PMOS의 드레인단에 연결되는 NMOS 트랜지스터를 구비한다.
상기 제 1 PMOS 트랜지스터의 게이트단은 상기 제 2 PMOS 트랜지스터의 게이트단과 드레인단과 접속되고, 상기 제 1 PMOS 트랜지스터의 드레인단이 상기 NMOS 트랜지스터의 게이트단에 접속된다.
또한, 본 발명에 따른 정전기 방전 장치는 p 웰 상에 n 웰이 형성된 더블 웰 영역; 상기 p 웰과 n 웰에 걸쳐서 형성된 pn 접합 영역; 상기 p 웰 상에 형성된 제 1 불순물 영역; 및 상기 p 웰 상에 형성되는 제 1 내지 3 NMOS 트랜지스터;를 포함하되, 상기 제 1 NMOS 트랜지스터의 게이트와 드레인 및 상기 제 2 NMOS 트랜지스터의 소스는 상기 제 1 불순물 영역을 통해 pn 접합 영역에 트리거 전류를 제공하는 것을 특징으로 한다.
상기 제 1 NMOS 트랜지스터의 게이트 길이가 제 2 및 제 3 NMOS 트랜지스터의 게이트 길이보다 길게 형성되는 것이 바람직하다.
상기 제 1 MOS 트랜지스터의 게이트와 드레인은 상기 제 2 NMOS 트랜지스터의 게이트 및 제 3 NMOS 트랜지스터의 소스에 연결되는 것이 바람직하다.
그리고 상기 p웰은 반도체 기판으로 할 수 있다.
상기 제 1 불순물 영역은 p+ 불순물 영역인 것이 바람직하다.
상기 pn 접합 영역은 p 웰과 n 웰 상에 각각 형성되어 있는 것이 바람직하다.
상기 제 1 불순물 영역은 상기 p+ 불순물 영역보다 n+ 불순물 영역에 더 가깝게 형성되는 것이 바람직하다.
또한, 본 발명에 따른 정전기 방전 장치는 p 웰 상에 n 웰이 형성된 더블 웰 영역; 상기 p 웰과 n 웰에 걸쳐서 형성된 pn 접합 영역; 상기 p 웰 상에 형성된 제 1 불순물 영역; 및 상기 데블 n 웰 영역에 형성되는 제 1 및 제 2 PMOS 트랜지스터와 p 웰 영역에 형성되는 NMOS 트랜지스터;를 포함하되, 상기 제 2 PMOS 트랜지스터의 드레인단 및 상기 NMOS 트랜지스터의 게이트단은 상기 제 1 불순물 영역을 통해 상기 pn 접합 영역에 트리거 전류를 제공하는 것을 특징으로 한다.
상기 제 1 PMOS 트랜지스터의 게이트 길이는 상기 제 2 PMOS 및 NMOS 트랜지스터의 게이트 길이 보다 길게 형성되는 것이 바람직하다.
상기 제 1 PMOS 트랜지스터의 게이트단과 드레인단은 하나의 노드로 연결되고, 상기 제 2 PMOS 트랜지스터의 게이트단은 상기 노드에 연결되고, 상기 NMOS 트랜지스터의 게이트는 상기 제 2 PMOS 트랜지스터의 드레인단에 연결되는 것이 바람직하다.
상기 NMOS 트랜지스터의 드레인단은 제 1 PMOS 트랜지스터의 드레인 및 게이트단에 연결되는 것이 바람직하다.
상기 제 1 PMOS 및 제 2 PMOS 트랜지스터는 n 웰 영역 위에 형성되는 것이 바람직하다.
상기 제 1 불순물 영역은 p+ 불순물 영역인 것이 바람직하다.
상기 pn 접합 영역은 p 웰과 n 웰 상에 각각 형성되어 있는 것이 바람직하 다.
상기 제 1 불순물 영역은 상기 p+ 불순물 영역보다 n+ 불순물 영역에 더 가깝게 형성되는 것이 바람직하다.
상기 n 웰에는 p+ 영역과 n+ 영역이 형성되어 있는 것이 바람직하다.
이하 첨부된 도면을 참조하여 본 발명에 따른 정전기 방전 장치의 동작 방식 및 레이아웃을 자세히 살펴보기로 한다.
도 2는 본 발명에 따른 정전기 방전 장치의 실시예를 나타내는 회로 구성을 나타낸 도면이다.
도 2에서 도시된 것과 같이 본 발명에 따른 정전기 방전 장치는 유입되는 정전기 전압을 접지전원으로 방전시키는 정전기 방전부(200)와, 상기 정전기 방전부를 활성화시키기 위한 트리거 전류를 제공하는 트리거부(210)와, 정전기 전압을 감지항 상기 트리거부를 구동시키는 트리거 구동부(220)를 포함하여 구성된다.
상기 정전기 방전부(200)는 입출력 패드(202)로부터 유입되는 정전기 전압을 접지접압 라인(204)으로 방전하기 위해 입출력 패드와 접지전압 라인 사이에 저항(R1)과 NPN 바이폴라 트랜지스터(T1)가 직렬로 연결되고, 이와 병렬로 PNP 바이폴라 트랜지스터(T2)와 저항 소자(R2)가 직렬로 연결된 SCR 소자이다.
저항 R1과 NPN 바이폴라 트랜지스터(T1)의 공통 연결 노드 A 는 PNP 바이폴라 트랜지스터(T2)의 베이스에 연결되고, PNP 바이폴라 트랜지스터(T2)와 저항 R2의 공통 연결 노드 B는 NPN 바이폴라 트랜지스터(T1)의 베이스로 연결되어 상호 래 치(latch)를 형성한다.
상기 트리거부(210)는 NMOS 트랜지스터 N1을 구비하고, 상기 트리거 구동부(220)는 NMOS 트랜지스터 N2와 N3를 구비한다. 특히, 상기 NMOS 트랜지스터 N3 은 접지전압(VSS) 보다 임계전위(약 0.7V) 이상 높기만 하면 동작하므로 게이트의 길이를 길게 하여 저항과 유사한 역할을 하도록 하는 것이 바람직하다.
상기 NMOS 트랜지스터 N1의 드레인단은 입출력 패드(202)에 연결되고 소스는 상기 노드 B에 연결한다.
상기 NMOS 트랜지스터 N2의 소스단자와 NMOS 트랜지스터 N3의 드레인 및 게이트 단자는 공통 노드 C를 형성하고 상기 NMOS 트랜지스터 N1의 게이트 단자와 연결되도록 형성한다.
상기 정전기 방전 회로는 다음과 같이 동작한다.
입출력 패드(202)를 통해 정전기 전압이 인가되면 NMOS 트랜지스터 N2가 턴 온 된다. 이때 NMOS 트랜지스터 N3는 저항과 유사한 역할을 하게 되고 트랜지스터 N2와 N3를 통해 전류가 흐르게 된다. 따라서 노드 C에 전압이 형성되게 된다. 즉 정전기 전압이 인가되면 상기 노드 C에 트리거링 전압이 형성된다.
상기 노드 C는 NMOS 트랜지스터 N1 의 게이트 단자와 연결되어 있으므로, 상기 노드 C에 형성된 전압은 NMOS 트랜지스터 N1으로 인가된다. 즉, 트리거 구동부(220)는 트리거부(210)를 구동시키기 위한 전압을 형성하고 트리거부로 인가한다.
상기 트랜지스터 N1은 상기 노드 C에서 인가되는 전압에 의해 턴 온 되어 트 리거 전류가 흐르게 되고, 상기 트리거 전류는 정전기 방전부(200)로 인가된다. 상기 정전기 방전부(200)는 트리거 전류에 의해 내부에 있는 바이폴라 트랜지스터가 활성화되고 정전기 전류를 접지단(204)으로 방전하게 된다.
상기 NMOS 트랜지스터 N1을 흐르는 트리거 전류량은 노드 C의 전압에 의해 조절된다. 그리고 노드 C의 전압은 NMOS 트랜지스터 N2를 흐르는 전류에 의해 조절되므로 NMOS 트랜지스터 N2를 흐르는 전류의 양이 커질수록 C에 형성되는 전압도 높아진다.
즉, NMOS 트랜지스터 N2의 드레인단에 인가되는 전압이 클수록 전류량도 커지게 되고 노드 C에 생성되는 전압도 커지게 되어 최종적으로 NMOS 트랜지스터에 흐르는 트리거 전류도 커지게 된다.
또한, NMOS 트랜지스터 N2를 통과하는 전류의 양은 NMOS 트랜지스터 N1에서 제공되는 전압에 의해 조절된다. 즉, NMOS 트랜지스터 N1을 통과하여 흐르는 트리거 전류가 클수록 노드 B의 전압이 높아지고, NMOS 트랜지스터 N2를 통과하여 흐르는 전류의 양도 커진다.
따라서 NMOS 트랜지스터 N1의 전류와 N2의 전류는 양귀한(positive feedback) 관계에 있어 서로를 증폭시킨다.
이러한 성질에 의해 정전기 신호의 높은 전압이 입력 패드(202)단에 입력될 때, NMOS 트랜지스터 N1과 N2의 작은 누설 전류가 서로를 증폭하여 한층 빠르게 방전부(200)를 동작시킬 수 있다.
도 3은 상기와 같은 회로를 반도체 기판에 구성한 예를 나타낸 평면도이다.
먼저 도 2에서 방전부(200)에 해당하는 부분을 살펴본다. 각 소자의 연결관계는 도 2에 충분히 도시되었기 때문에 생략하였다.
반도체 기판에 p 웰(301)이 형성되고, 상기 p 웰(301) 상에 n 웰(302)이 형성된다. 상기 반도체 기판을 p 웰(301)로 형성해도 되고 반도체 기판 위에 별도로 p 웰을 형성해도 좋을 것이다.
상기 p 웰(301) 위에는 p+ 및 n+가 도핑된 p+ 불순물 영역(303)과 n+ 불순물 영역(304)가 형성된다. 그리고 상기 n 웰(302) 위에도 마찬가지로 p+ 불순물 영역(305)과 n+ 불순물 영역(306)이 형성된다.
상기 p+ 불순물 영역(303)은 기판 테두리 부분에 형성되는 것이 바람직하고 n 웰(302)은 기판의 중앙 부분에 형성되는 것이 바람직하다.
이러한 구성에 의해 도 2에 도시된 방전부(200) 즉, SCR 소자를 형성할 수 있다. 도 4는 A-A'의 단면도 및 등가회로를 나타낸 도면이다.
p 웰 영역에 NPN 바이폴라 트랜지스터(T1)과 저항 R1이 형성되고, n 웰 영역에 PNP 바이폴라 트랜지터(T2)와 저항 R2가 형성됨을 확인할 수 있다.
다시 도 3으로 돌아가서 방전 장치의 전체 구성을 살펴보면, p 웰(301) 위에 3 개의 NMOS 트랜지스터가 형성됨을 확인할 수 있다. 도면에서 첫 번째 트랜지스터(310)는 도 2의 NMOS 트랜지스터 N3에 해당하고, 두 번째 세 번째 NMOS 트랜지스터(320, 330)는 각각 도 2의 NMOS 트랜지스터 N1 및 N2에 해당한다.
그리고 상기 p 웰(301) 위에 p+ 불순물이 도핑된 p+ 영역(308)이 형성된다. 상기 p+ 영역(308)은 도 2의 노드 B에 해당하는 부분으로서 NMOS 트랜지스터(320, 330)를 SCR 소자에 연결하기 위한 컨택 영역이다.
그리고 도시된 것과 같이 NMOS 트랜지스터(310)의 게이트(311)는 다른 두 개의 NMOS 트랜지스터(320, 330)의 게이트(321, 331)의 길이보다 길게 형성된다. 본 발명에서 게이트의 길이는 도면에서 세로 방향의 길이를 의미한다.
상기와 같이 NMOS 트랜지스터(310)의 게이트 길이를 길게 형성함으로써 저항과 유사한 기능을 하게 되어, 도 2에서 설명한 것과 같은 전류의 흐름을 생성하게 된다. 그러나 저항 소자가 아닌 NMOS 트랜지스터를 이용함으로써 소자 전체의 면적을 줄일 수 있다. 즉, 소형화를 도모할 수 있다.
도 5는 본 발명에 따른 정전기 방전 장치의 다른 실시예를 나타낸 것으로서 PMOS 트랜지스터를 이용한 것이다.
본 실시예에 따른 정전기 방전 장치는 유입되는 정전기 전압을 접지전원으로 방전시키는 정전기 방전부(200)와, 상기 정전기 방전부를 활성화시키기 위한 트리거 전류를 제공하는 트리거부(410)와, 정전기 전압에 따라 상기 트리거부를 구동시키기 위한 트리거링 전압을 검출하여 상기 트리기링부로 제공하는 트리거 구동부(420)를 포함하여 구성된다.
상기 트리거부(410)는 하나의 PMOS 트랜지스터(P1)을 구비하고, 트리거 구동부(420)는 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)를 각각 하나씩 구비한다.
상기 PMOS 트랜지스터 P1은 도 2의 NMOS 트랜지스터 N1에, PMOS 트랜지스터 P2는 NMOS 트랜지스터 N3에 대응된다. 즉, PMOS 트랜지스터 P2는 저항소자와 유사한 기능을 하고, 정전기 전압이 인가되면 P2와 N2를 통해 전류가 흐르게 되고 공통 노드 C 에 전압을 형성하게 된다. 상기 노드 C의 전압은 PMOS 트랜지스터 P1의 게이트로 인가되어 트리거 전류가 흐르게 되고 드레인단의 B 노드를 통해서 방전부(200)에 인가된다.
도 2의 경우와 마찬가지로 이 경우에도 NMOS 트랜지스터 N2를 흐르는 전류의 양이 커지면 노드 C의 전압이 낮아지고, PMOS 트랜지스터 P1에 흐르는 트리거 전류량 또한 커진다.
또한, 상기 NMOS 트랜지스터 N2를 통과하는 전류량은 PMOS 트랜지스터 P1에서 제공되는 전압에 의해 조절된다. 즉, PMOS 트랜지스터 P1을 통과하여 공급되는 트리거 전류가 클수록 노드 B의 전압이 높아지고 NMOS 트랜지스터 N2에 흐르는 전류가 커진다. 즉, PMOS 트랜지스터 P1과 NMOS 트랜지스터 N2에 흐르는 전류량은 양귀한 관계가 성립한다.
따라서 PMOS 트랜지스터 P1과 NMOS 트랜지스터 N2의 작은 누설전류가 서로 증폭하여 한층 빠르게 SCR 소자를 동작할 수 있다.
도 6은 상기 도 5의 회로를 반도체 기판 위에 형성한 평면도이다.
도 3과 비교하면 NMOS 트랜지스터 대신 PMOS 트랜지스터가 형성되었다는 것 외에는 거의 유사함을 확인할 수 있다.
즉, 반도체 기판 위에 p 웰이(401)이 형성되어 있고, 상기 p 웰(401) 상기 n 웰(402)이 형성되어 있고, 상기 p 웰과 n 웰 위에는 p+ 불순물 영역(403, 405)과 n+ 불순물 영역(404, 406) 영역이 형성되어 방전부를 형성한다.
그리고 상기 n웰(402) 위에 PMOS 트랜지스터(410, 420)이 형성되고 p 웰(401) 위에 NMOS 트랜지스터(430)와 상기 트랜지스터(420, 430)들을 방전부에 연결하기 위한 콘택 영역이 p+ 불순물 영역(408)으로 형성되어 있다.
상기 첫 번째 트랜지스터(410)는 도 5의 PMOS 트랜지스터 P2에 대응되고, 두 번째 트랜지스터(420)는 PMOS 트랜지스터 P1에 대응되고, 세 번째 트랜지스터(430)는 NMOS 트랜지스터 N2에 대응된다. 상기 트랜지스터(410)의 게이트 길이는 다른 두 트랜지스터(420, 430) 보다 길게 형성되는 것이 바람직하다.
따라서 NMOS 트랜지스터(430)의 게이트와 트랜지스터(420)의 드레인은 상기 콘택 영역(408)을 통해 방전부와 연결되어 있다. 편의상 연결라인은 도시하지 않았다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
상기와 같은 구성에 의해 본 발명은 트랜지스터 상호간에 전류를 증폭시킴으로써 방전소자를 빨리 동직시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 MOS 트랜지스터를 사용함으로써, 반도체 웨이퍼 상에 적은 공간에 방전 회로를 구성할 수 있다.

Claims (23)

  1. 입출력 패드와 접지전압 라인 사이에 연결되어 있고 내부 바이폴라 트랜지스터의 활성화에 의해 유입되는 정전기 전압을 방전시키는 정전기 방전부;
    상기 정전기 방전부를 활성화시키기 위해 드레인단이 상기 입출력 패드에 접속되고 소스단이 상기 정전기 방전부에 연결된 제 1 NMOS 트랜지스터를 포함하고 트리거 전류를 제공하는 트리거부; 및
    드레인단이 상기 입출력 패드에 접속되고 게이트단이 상기 제 1 NMOS 의 소스에 접속되는 제 2 MOS 트랜지스터와, 드레인단과 게이트단이 상기 제 2 NMOS 트랜지스터의 소스단에 접속되는 제 3 NMOS 트랜지스터를 포함하여 상기 트리거부를 구동시키는 저압을 검출하고 인가하는 트리거 구동부;를 포함하는 것을 특징으로 하는 정전기 방전 장치.
  2. 제 1항에 있어서,
    상기 트리거부에 흐르는 전류는 상기 트리거 구동부의 전류를 증폭시키고 동시에 트리거 구동부의 전압에 의해 증폭되는 것을 특징으로 하는 정전기 방전 장치.
  3. 제 1항에 있어서,
    상기 제 1 NMOS 트랜지스터의 게이트단은 상기 제 2 NMOS 트랜지스터의 소스 단 및 제 3 NMOS 트랜지스터의 게이터단과 드레인단에 접속되고,
    상기 제 1 MOS 트랜지스터의 소스단은 상기 제 2 NMOS 트랜지스터의 게이트단에 접속되는 것을 특징으로 하는 정전기 방전 장치.
  4. 제 3항에 있어서,
    상기 제 3 NMOS 트랜지스터의 게이트 길이는 제 1 및 제 2 NMOS 트랜지스터의 게이트 길이보다 길게 형성되는 것을 특징으로 하는 정전기 방전 장치.
  5. 제 1항에 있어서,
    상기 트리거부는 소스단이 상기 입출력 패드에 연결되고 드레인단이 상기 정전기 방전부에 연결된 제 1 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전기 방전 장치.
  6. 제 5항에 있어서,
    상기 트리거 구동부는 소스가 상기 입출력 패드에 연결되고 게이트단과 드레인단이 하나의 노드로 연결된 제 2 PMOS 트랜지스터와,
    드레인단이 상기 노드에 연결되고 게이트가 상기 제 1 PMOS의 드레인단에 연결되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전기 방전 장치.
  7. 제 6항에 있어서,
    상기 제 1 PMOS 트랜지스터의 게이트단은 상기 제 2 PMOS 트랜지스터의 게이트단과 드레인단과 접속되고,
    상기 제 1 PMOS 트랜지스터의 드레인단이 상기 NMOS 트랜지스터의 게이트단에 접속되는 것을 특징으로 하는 정전기 방전 장치.
  8. p 웰 상에 n 웰이 형성된 더블 웰 영역;
    상기 p 웰과 n 웰에 걸쳐서 형성된 pn 접합 영역;
    상기 p 웰 상에 형성된 제 1 불순물 영역; 및
    상기 p 웰 상에 형성되는 제 1 내지 3 NMOS 트랜지스터;를 포함하되,
    상기 제 1 NMOS 트랜지스터의 게이트와 드레인 및 상기 제 2 NMOS 트랜지스터의 소스는 상기 제 1 불순물 영역을 통해 pn 접합 영역에 트리거 전류를 제공하는 것을 특징으로 하는 정전기 방전 장치.
  9. 제 8항에 있어서,
    제 1 NMOS 트랜지스터의 게이트 길이가 제 2 및 제 3 NMOS 트랜지스터의 게이트 길이보다 길게 형성되는 것을 특징으로 하는 정전기 방전 장치.
  10. 제 8항에 있어서,
    상기 제 1 MOS 트랜지스터의 게이트와 드레인은 상기 제 2 NMOS 트랜지스터의 게이트 및 제 3 NMOS 트랜지스터의 소스에 연결되는 것을 특징으로 하는 정전기 방전 장치.
  11. 제 8항에 있어서,
    상기 p웰은 반도체 기판인 것을 특징으로 하는 정전기 방전 장치.
  12. 제 8항에 있어서,
    상기 제 1 불순물 영역은 p+ 불순물 영역인 것을 특징으로 하는 정전기 방전 장치.
  13. 제 8항에 있어서,
    상기 pn 접합 영역은 p 웰과 n 웰 상에 각각 형성되어 있는 것을 특징으로 하는 정전기 방전 장치.
  14. 제 13항에 있어서,
    상기 제 1 불순물 영역은 상기 p+ 불순물 영역보다 n+ 불순물 영역에 더 가깝게 형성되는 것을 특징으로 하는 정전기 방전 장치.
  15. p 웰 상에 n 웰이 형성된 더블 웰 영역;
    상기 p 웰과 n 웰에 걸쳐서 형성된 pn 접합 영역;
    상기 p 웰 상에 형성된 제 1 불순물 영역; 및
    상기 n 웰 영역에 형성되는 제 1 및 제 2 PMOS 트랜지스터와 상기 p 웰에 형성되는 NMOS 트랜지스터;를 포함하되,
    상기 제 2 PMOS 트랜지스터의 드레인단 및 상기 NMOS 트랜지스터의 게이트단은 상기 제 1 불순물 영역을 통해 상기 pn 접합 영역에 트리거 전류를 제공하는 것을 특징으로 하는 정전기 방전 장치.
  16. 제 17항에 있어서,
    상기 제 1 PMOS 트랜지스터의 게이트 길이는 상기 제 2 PMOS 및 NMOS 트랜지스터의 게이트 길이 보다 길게 형성되는 것을 특징으로 하는 정전기 방전 장치.
  17. 제 15항에 있어서,
    상기 제 1 PMOS 트랜지스터의 게이트단과 드레인단은 하나의 노드로 연결되고, 상기 제 2 PMOS 트랜지스터의 게이트단은 상기 노드에 연결되고, 상기 NMOS 트랜지스터의 게이트는 상기 제 2 PMOS 트랜지스터의 드레인단에 연결되는 것을 특징으로 하는 정전기 방전 장치.
  18. 상기 제 17항에 있어서,
    상기 NMOS 트랜지스터의 드레인단은 제 1 PMOS 트랜지스터의 드레인 및 게이트단에 연결되는 것을 특징으로 하는 정전기 방전 장치.
  19. 제 15항에 있어서,
    상기 p웰은 반도체 기판인 것을 특징으로 하는 정전기 방전 장치.
  20. 제 15항에 있어서,
    상기 제 1 PMOS 및 제 2 PMOS 트랜지스터는 n 웰 영역 위에 형성되는 것을 특징으로 하는 정전기 방전 장치.
  21. 제 16항에 있어서,
    상기 제 1 불순물 영역은 p+ 불순물 영역인 것을 특징으로 하는 정전기 방전 장치.
  22. 제 15항에 있어서,
    상기 pn 접합 영역은 p 웰과 n 웰 상에 각각 형성되어 있는 것을 특징으로 하는 정전기 방전 장치.
  23. 제 22항에 있어서,
    상기 제 1 불순물 영역은 상기 p+ 불순물 영역보다 n+ 불순물 영역에 더 가깝게 형성되는 것을 특징으로 하는 정전기 방전 장치.
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