CN101710700B - 半导体集成电路 - Google Patents

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Abstract

本发明提供一种半导体集成电路，以抑制由诸如电源噪声的相对小的电源波动引起的保护电路中误操作的出现。保护电路具有第一电阻器和电容器、反相器和MOS晶体管，第一电阻器和电容器串联连接在电源线和接地线之间，反相器的输入连接在第一电阻器和电容器之间，MOS晶体管的栅电极接收反相器的输出并且MOS晶体管的漏电极和源电极连接到电源线和接地线。当高电压波动出现在电源线中时，在第一电阻器和电容器之间的连接点处的电平变化根据时间常数而延迟。通过该延迟，接收反相器输出的MOS晶体管暂时导通，且高电压放电到接地线。由于反相器的输出经由第二电阻器下拉至接地线，即使反相器的输出出现不希望的波动，也可以抑制在MOS晶体管的栅极输入中的波动。

Description

半导体集成电路
本申请是申请日为2005年10月24日、申请号为200510114532.9、发明名称为“半导体集成电路”的发明专利申请的分案申请。
相关申请的交叉引用
本申请要求于2004年10月25日提交的日本专利申请No.2004-309960的优先权，据此将其内容通过参考引入本申请。
技术领域
本发明涉及一种保护电路，用于抑制由高电压波动引起的内部电路的破坏，这种高电压波动是由于半导体集成电路中输入端子和电源端子的静电放电(ESD)引起的。
背景技术
日本专利公开No.2004-14929(图1，0060段)公开了一种抑制ESD的保护电路，该电路的配置包括电阻元件和电容元件、CMOS反相器和n沟道型箝位MOS晶体管，该电阻元件和电容元件串联连接在电源线和接地线之间，该CMOS反相器的输入连接在电阻元件和电容元件之间，该n沟道型箝位MOS晶体管的栅电极接收CMOS反相器的输出，并且该n沟道型箝位MOS晶体管的漏电极和源电极连接到电源线和接地线。在正常状态中，将CMOS反相器的输出设定到低电平，并将箝位MOS晶体管设定在截止状态。当在电源线中出现了由ESD引起的高电压波动时，在电阻元件和电容元件之间的连接点处的电平变化根据时间常数而延迟，相对于CMOS反相器的工作电源侧上的电平的上升，CMOS反相器的输入电平的上升延迟，由此将CMOS反相器的输出设定为预定周期的高电平。只有在该周期中，箝位MOS晶体管设定在导通状态，并且使得电源线的高电压漏到接地线。
发明内容
本发明的发明人研究了该保护电路。首先，此处本发明人阐明了：CMOS反相器的输出对电源噪声作出过大的反应，箝位MOS晶体管的栅极输入变得不稳定，并且在箝位MOS晶体管中有可能出现漏电。这种漏电引起了功耗的浪费。
其次，研究了通过改进箝位电路的操作来减小面积。箝位MOS晶体管的尺寸越大，保护电路的箝位操作的速度越快，即，通过箝位MOS晶体管降低高电压的速度增加，而相应地，面积增大。在一定面积内尽可能多地布置保护电路是有效的。因此，阐明了：提高箝位速度而不增加面积，在防止半导体集成电路被高电压波动破坏方面是有效的。
第三，研究了当半导体集成电路的电压减小时降低箝位电压的必要性。
本发明的一个目的在于提供一种半导体集成电路，其中抑制了由诸如电源噪声的相对小的电源波动所引起的保护电路的误操作。
本发明的另一个目的在于提供一种半导体集成电路，其通过提高保护电路的箝位操作的速度，实现了保护电路的面积的减小。
此外，本发明的另一个目的在于提供一种半导体集成电路，其实现了保护电路的较低的箝位电压。
从说明书和附图的描述，本发明的上述和其他目的及新颖特征将变得显而易见。
在本申请中公开的典型性发明的概要将简要描述如下。
[1]根据本发明的半导体集成电路具有保护电路，当作为第一线的电源线(3)和作为第二线的接地线(4)之间的电位差变为预定值或更大时，该保护电路工作，即，该保护电路抑制在电源线(3)和接地线(4)之间的高电压波动。该保护电路具有：作为电阻元件的第一电阻器(10)和作为电容元件的电容器(11)，串联连接在电源线和接地线之间；反相器(12)，其输入连接在该第一电阻器和该电容器之间；以及MOS晶体管(13)，其栅电极接收反相器的输出，其漏电极和源电极连接到电源线和接地线，并且该MOS晶体管的栅电极经由作为第二电阻元件的第二电阻器(14)连接到接地线。
在正常状态中，将其栅极接收反相器输出的MOS晶体管设定在截止状态。当由ESD等引起的高电压波动传送到电源线时，在反相器的工作电源侧上的电平直接变化，以便跟随高电压的施加，但是在第一电阻器和电容器之间的连接点(N3)处的电平变化根据时间常数而延迟。通过该延迟，将接收反相器输出的MOS晶体管设定为预定周期的导通状态，并将在电源线上的高电压释放到接地线。此后，将MOS晶体管复位到如正常状态那样的截止状态。如果在MOS晶体管处于截止状态时，由于电源噪声引起接地线的电平浮动或电源线的电平下降，则相对于反相器的工作电源的变化，在第一电阻器和电容器之间的连接点处的电平变化根据时间常数延迟。当反相器的输出因此而波动时，在MOS晶体管中有可能出现不希望的电流流动。由于此时反相器的输出经由第二电阻器下拉到接地线，所以当反相器的输出出现不希望的波动时，可以抑制MOS晶体管的栅极输入中的波动。
[2]作为本发明的一个具体模型，将MOS晶体管的栅电极连接到其中形成MOS晶体管的衬底区域。在将电源线上的高电压释放到接地线时，在MOS晶体管中流动的电流之一是响应栅极输入的沟道电流。此外，注意MOS晶体管中的寄生双极晶体管。当在诸如其中形成MOS晶体管的阱区域的衬底区域和源极之间产生正向电压(VF)或更大的电位差时，寄生双极晶体管导通。通过这种方式，将MOS晶体管的栅电极连接到其中形成MOS晶体管的基极区域。因此，当响应于栅极输入，沟道电流开始在MOS晶体管中流动时，通过寄生双极晶体管的导通操作，电流也在源极和漏极之间流动，并且还可以提高将高电压施加到接地线的操作(箝位操作)的速度。
[3]作为本发明的另一个具体模型，[1]中的半导体集成电路还包括另一个反相器(40)，该另一个反相器(40)的输入连接在第一电阻器和电容器之间。该另一个反相器的输出连接到其中形成MOS晶体管的衬底区域，并且该另一个反相器的输出经由第三电阻器(41)连接到接地线。当直接将MOS晶体管(13)的栅极输入连接到MOS晶体管中的衬底区域时，在导通MOS晶体管(13)时的栅极输入只减小正向电压(VF)的量，并且MOS晶体管13的栅极输入不能充分地摆动(swing)。这时，通过对MOS晶体管执行栅极输入以及通过彼此不同的反相器(12和40)对衬底区域施加偏压，在导通MOS晶体管时使用的栅极输入就可以充分摆动。结果，这能有助于提高箝位操作的速度。
[4]作为本发明的又一个具体模型，在[1]的半导体集成电路中，布置了闸流管(50)，该闸流管具有连接在电源线和接地线之间的阳极和阴极，并具有连接到MOS晶体管的栅电极的触发电极。MOS晶体管(51)也用于触发操作闸流管。释放高电压的初始箝位操作通过MOS晶体管(51)执行。主要的箝位操作通过闸流管(50)执行。MOS晶体管的栅电极连接到闸流管的触发电极，并且将诸如MOS晶体管阱区域的衬底区域连接到栅电极并施加偏压。与施加在阳极和阴极间的用于导通闸流管的电压(导通电压)相比，要施加到触发电极以由此导通闸流管的电压比保持电压(用于维持闸流管的导通状态的最小电压)高到一定的程度就已经足够了。正常的电源电压必需低于保持电压，原因是闸流管必需在箝位高电压之后截止。当施加了由ESD等产生的高电压时，响应栅极输入的沟道电流和由寄生双极晶体管产生的沟道电流开始在MOS晶体管(51)中流动。电流作用在闸流管的触发电极上并导通闸流管，将由ESD等产生的高电压通过闸流管从电源线传递到接地线。在具有这种配置的保护电路中，在正常状态下供给到电源线的电源电压必需低于闸流管的保持电压。因此，本发明适用于低电压电源的半导体集成电路，其中电源电压要低于闸流管的保持电压。利用该技术，可以提高对于具有低电压电源的半导体集成电路的高电压波动的箝位操作的速度。
[5]根据本发明另一方面的半导体集成电路，其具有抑制电源线和接地线之间的高电压波动的保护电路。该保护电路具有：第一电阻器和电容器，串联连接在电源线和接地线之间；反相器，其输入连接在该第一电阻器和该电容器之间；以及MOS晶体管，其栅电极接收反相器的输出，其漏电极和源电极连接到电源线和接地线。该MOS晶体管的栅电极连接到其中形成MOS晶体管的衬底区域。通过由栅极对箝位MOS晶体管的衬底区域施加偏压，如上所述，响应栅极输入的沟道电流以及由导通寄生双极晶体管的操作产生的电流，也都在MOS晶体管的源极和漏极之间流动，从而箝位操作能以较高的速度执行。
[6]根据本发明另一方面的半导体集成电路，其具有抑制电源线和接地线之间的高电压波动的保护电路。该保护电路包括：第一电阻器和电容器，串联连接在电源线和接地线之间；第一反相器，其输入连接在该第一电阻器和该电容器之间；MOS晶体管，其栅电极接收反相器的输出，其漏电极和源电极连接到电源线和接地线；以及第二反相器，其输入连接在该第一电阻器和该电容器之间，其输出连接到其中形成MOS晶体管的衬底区域。如上所述，通过对MOS晶体管执行栅极输入以及通过彼此不同的反相器对衬底施加偏压，在导通MOS晶体管时执行的栅极输入可以充分摆动。结果，这可以有助于提高箝位操作的速度。
[7]根据本发明另一方面的半导体集成电路，其具有抑制电源线和接地线之间的高电压波动的保护电路。该保护电路包括：第一电阻器和电容器，串联连接在电源线和接地线之间；反相器，其输入连接在该第一电阻器和该电容器之间；MOS晶体管，其栅电极接收反相器的输出，其漏电极和源电极连接到电源线和接地线；以及闸流管，其具有连接在电源线和接地线之间的阳极和阴极，并具有连接到MOS晶体管的栅电极的触发电极。如上所述，在具有低电压电源的半导体集成电路中，能以较高的速度执行对于高电压波动的箝位操作。
[8]为了吸收由半导体集成电路的外部端子周围的高电压波动引起的高电压，将保护电路布置在外部电源焊盘(5)附近的电源线(3)和外部接地焊盘(6)附近的接地线(4)之间。预定电路模块是这样的电路模块，其中例如将至外部接地焊盘的布线电阻连接到相对大的接地线。将保护电路布置在多个预定电路模块(70和71)的每一个的附近，并布置在电源线和接地线之间，从而即使高电压施加到半导体集成电路的内部，高电压也正好能在内部电路模块之前被吸收。将保护电路布置在内部电源电压(VCC1和VCC2)的电源线和接地线之间，该内部电源电压基于外部电源电压而产生，从而也能释放到达内部电源电压的电源线的高电压。半导体集成电路还包括抑制在外部输入/输出焊盘(33)和输入电路(39)之间的高电压波动的输入保护电路(30)，从而可以防止输入电路被施加到外部输入/输出焊盘的高电压所破坏。
对本申请中公开的发明的代表性发明所得到的效果将简要描述如下。
通过利用高电阻短路箝位MOS晶体管的栅极和接地线，可以防止由电源噪声引起的保护电路的箝位操作的误执行。
通过基于串联连接在电源线和接地线之间的电阻器和电容器的连接节点处的电压，对箝位MOS晶体管的衬底区域施加偏压，本发明可以有助于降低箝位电压并提高箝位操作的速度。
通过在箝位电路的末级中采用并联的闸流管和MOS晶体管，可以提高对于在低电压下工作的半导体集成电路中的高电压波动的箝位的速度。
附图说明
图1是表示在箝位MOS晶体管上既执行栅极偏置又执行阱偏置的保护电路的一个例子的电路图。
图2是在图1的保护电路中的箝位MOS晶体管的器件结构的平面图。
图3是沿图2的III-III线所取的垂直剖面。
图4是说明保护电路的操作的示图。
图5是说明通过在箝位MOS晶体管上的栅极偏置和阱偏置获得的放电特性的特性图。
图6是说明另一种保护电路的电路图，在该保护电路中，在箝位MOS晶体管上的栅极偏置的通路和阱偏置的通路是分开的。
图7是在图6的保护电路中的MOS晶体管的器件结构的平面图。
图8是沿图7的VIII-VIII线所取的横截面。
图9是说明使用闸流管作为放电元件的又一种保护电路的横截面。
图10是闸流管的器件结构的横截面。
图11是说明MOS晶体管和闸流管的放电电流特性的特性图。
图12是说明用来抑制半导体集成电路中的高电压电涌的保护电路的电源网络的示图。
具体实施方式
用于箝位MOS晶体管的栅极偏置和阱偏置
图1表示了根据本发明的半导体集成电路的保护电路的一个例子。图中所示的保护电路1安装在半导体集成电路2上，该半导体集成电路2诸如通过CMOS集成电路制造技术在诸如单晶硅的单个半导体衬底上形成的微型计算机等的逻辑LSI、存储器LSI等。保护电路1布置在作为第一线的电源线3和作为第二线的接地线4之间，并且响应于由ESD等施加的高电压，保护电路1用来使高电压从一端漏至另一端。在本实施例中，电源线3用作连接到外部电源焊盘5的电源主线，接地线4用作连接到外部接地焊盘6的接地主线。电源电压VCC供给到外部电源焊盘5，电路的接地电压VSS供给到接地焊盘6。
保护电路1具有第一电阻器10和电容器11、CMOS反相器12以及n沟道型箝位MOS晶体管13，该第一电阻器10和电容器11串联连接在电源线3和接地线4之间，该CMOS反相器12的输入连接在第一电阻器10和电容器11之间，该n沟道型箝位MOS晶体管13的栅电极接收CMOS反相器12的输出，其漏电极和源电极连接到电源线3和接地线4。箝位MOS晶体管13的栅电极经由第二电阻器14连接到接地线4。CMOS反相器12由p沟道型MOS晶体管15和n沟道型MOS晶体管16构成。二极管17连接在电源线3和接地线4之间。电阻器10可采用MOS电阻器(其可通过使p沟道型MOS晶体管的栅极始终导通而形成)、阱、扩散层、多晶硅电阻器等的形式。电容器11可以由MOS电容器、布线电容器等构成。
考虑到由ESD引起的电涌的脉冲，由第一电阻器10和电容器11得到的时间常数约为200纳秒至400纳秒。具体地说，作为用于半导体集成电路的ESD测试方法，已知使用HBM(人体模型)、MM(机器模型)和CDM(带电器件模型)的测试方法。HBM测试方法是一种模拟在其中将内建在人体上的静电发射到半导体集成电路的情况下的波形的方法。MM测试方法是一种模拟在其中将内建在机器上的静电发射到半导体集成电路的情况下的波形的方法。CDM测试方法是一种模拟其中将内建在半导体集成电路的封装上的静电释放的状态的方法。考虑到放电模型，将时间常数确定，从而在由ESD施加高电压时，在CMOS反相器12的电源电位(MOS晶体管15的源极电位)和输入电位之间出现电位差。例如，将第一电阻器10设定为100kΩ，将电容器11设定为10皮法(pF)。第二电阻器14将MOS晶体管13的栅极电压偏置为电路的接地电位，并且该第二电阻器14设定为诸如100kΩ的高电阻。
第一电阻器10可由MOS晶体管构成。例如，在由n沟道型MOS晶体管构成第一电阻器10的情况中，通过将栅电极连接到电源线3，可将第一电阻器10操作为电阻元件。在由p沟道型MOS晶体管构成第一电阻器10的情况中，通过将栅电极连接到接地线4，可将第一电阻器10操作为电阻元件。以这种方式，通过由MOS晶体管构成第一电阻器10，可以减小该电阻器10的布设面积，进而减小保护电路1的布设面积。类似地，第二电阻器14也可由MOS晶体管构成。此外，电容器11也可以通过使用MOS晶体管等来构成。
图2是表示在保护电路1中的MOS晶体管13的器件结构的平面图。图3是沿图2的III-III线所取的横截面。参考标号20表示p型阱区域(PW)，参考标号21和23表示n型半导体区域(N)，参考标号22指示p型半导体区域(P)，参考标号24指示作为栅电极的组成部分的多晶硅层。半导体区域23用作MOS晶体管13的漏电极，半导体区域21用作MOS晶体管13的源电极。经由触点将漏电极连接到电源线3，并经由触点将源电极连接到接地线4。p型半导体区域22设置成环绕n型半导体区域21，并且该p型半导体区域22将MOS晶体管13的栅极电压供给到阱区域20。经由第二电阻器14，MOS晶体管13的栅电极从节点N1连接到接地线4。该第二电阻器14可由例如阱电阻器构成。具体地说，经由未示出的触点将接地线4连接到阱区域20。例如，连接点定位在p型半导体区域22的外部上。
对保护电路1的操作进行描述。在正常状态中，其中没有高电压施加到电源线3和接地线4，将通过其栅极接收反相器12的输出的箝位MOS晶体管13设定在截止状态。当由ESD产生的高电压施加到接地线4时，在箝位MOS晶体管13中的寄生二极管17导通，该高电压漏到电源线3。当由ESD产生的高电压施加到电源线3时，在反相器的工作电源节点N2处的电平随着高电压的施加而线性变化(图4中的A)。这时，在第一电阻器10和电容器12之间的连接点(节点N3)处的电平变化根据时间常数而延迟(图4中的B)。该延迟引起作为反相器12的组成部分的p沟道型MOS晶体管15的栅极和源极之间的暂时电位差(Vgs)，从而MOS晶体管15导通。响应于该导通，节点N1处的电平暂时地由低电平变化到高电平(图4中的C)。与节点N1的栅极电位中的变化相关联，MOS晶体管13导通，并将电源线3上的高电压释放到接地线4(图4中的D)。此后，将MOS晶体管13复位到如正常状态那样的截止状态。当MOS晶体管13处于截止状态时，如果由于电源噪声引起接地线4的电平浮动或电源线3的电平下降，则相对于反相器12的工作电源中的变化，在第一电阻器10和电容器11之间的连接点处的电平变化根据时间常数延迟。当CMOS反相器12的输出因此而波动时，在MOS晶体管13中有可能有不希望的电流流动。由于这时经由第二电阻器14将CMOS反相器12的输出下拉到接地线4，所以当CMOS反相器12的输出出现不希望的波动时，可以抑制在MOS晶体管13的栅极输入中的波动。
将MOS晶体管13的栅电极连接到其中形成MOS晶体管13的阱区域20。当电源线3上的高电压释放到接地线4时，在MOS晶体管13中流动的电流之一是响应栅极输入的沟道电流。此外，注意MOS晶体管13中的寄生双极晶体管(其中之一由图3中的参考标号26指出)。当在其中形成MOS晶体管13的阱区域20和源区域(半导体区域21)之间产生正向电压(VF)或更大的电位差时，寄生双极晶体管26导通。如上所述，MOS晶体管13的栅电极连接到了其中形成MOS晶体管13的阱区域20。因此，当通过栅极输入有沟道电流在MOS晶体管13中流动时，由寄生双极晶体管26的导通操作所引起的电流也在源极和漏极之间流动，并且也可以提高将高电压施加到接地线4的操作(箝位操作)的速度。
图5示出了通过箝位MOS晶体管13上的栅极偏置和阱偏置所得到的特性。纵轴指示在箝位MOS晶体管13中的漏源电流，横轴指示电源线的电压。C1指示在其中将箝位MOS晶体管13的栅极固定到源极的电路形式(未示出)下所得到的特性，C2指示当把反相器12的输出供给到箝位MOS晶体管13的栅极时所得到的特性，C3表示当利用栅极电压使箝位MOS晶体管13中的阱区域偏置时所得到的特性。在BDG的箝位操作中的主要放电是通过寄生双极晶体管的双极放电，在MDG的箝位操作中的主要放电是通过MOS晶体管13中的沟道电流的MOS电流放电。例如，当由ESD产生的高电压(高电压电涌)为5.5V或更低时，主要通过箝位MOS晶体管13的沟道电流将高电压电涌放电。当由ESD产生的高电压(高电压电涌)为5.5V或更高时，主要通过寄生双极晶体管26和箝位MOS晶体管13的沟道电流一起将高电压电涌放电。
在图1中，与保护电流1相分离地设置了输入保护电路30。具体地说，在图1的例子中，将扩散电阻器35布置在信号通路34上，该通路34从输入/输出缓冲器31的输入/输出端子延伸到外部输入/输出焊盘33。经由二极管36将通过ESD施加到外部输入/输出焊盘33的正的高电压释放到电源线3，并且经由二极管37将施加到外部输入/输出焊盘33的负的高电压释放到接地线4。输入/输出缓冲器31具有输出反相器38和输入电路39。
如上所述，通过经由电阻器14短路箝位MOS晶体管13的栅电极和作为低电压侧电源的接地线，可以将箝位MOS晶体管13的栅极电压总保持在像DC电压的低电平上。从而，可以控制电路以响应于诸如高电压电源侧上的ESD电涌的大的电压波动来工作，而不响应于可忽略的小的电压波动(例如，在电源中的噪声)来工作。以这种方式，可以提高半导体集成电路产品的可用性。例如，可以提高用于抵抗出现在产品、衬底和系统中的噪声的产品操作余量。简而言之，ESD保护电路不会响应于小的噪声而误操作。可以减少在导通电源时的馈通电流值。通过用保护电路1中末级处的箝位MOS晶体管13的栅极输入来偏置阱区域20，当不希望的电平的电压(例如，ESD电涌)施加在高电位侧的电源(电源线3)和低电位侧的电源(接地线4)之间时，阱和源极正向偏置，并且通过由MOS箝位晶体管13的沟道电流的放电和由在漏极和源极之间的寄生双极晶体管的工作的放电，可以迅速地箝位高电位侧的电源和低电位侧的电源之间的电压。
作为图1中所示的保护电路1的变型，也可以采用通过去掉n沟道型MOS晶体管16所得到的配置。在这种情况中，可以减少保护电路1中的电路元件的数目，从而可以减小布设面积。作为图1中所示的保护电路1的另一变型，还可以采用通过去掉n沟道型MOS晶体管16并断开n沟道型MOS晶体管13的栅电极和阱区域20之间的连接所得到的配置。
用于箝位MOS晶体管的栅极偏置通路和阱偏置通路之间的分离
图6示出了保护电路的另一个例子。图6中所示的保护电路1A与图1不同之处在于，用于箝位MOS晶体管13的栅极偏置通路和阱偏置通路是彼此分开的。具体地说，设置了其输入连接在第一电阻器10和电容器11之间的另一个CMOS反相器40，将该CMOS反相器40的输出连接到其中形成箝位MOS晶体管13的阱区域，并且经由第三电阻器41将CMOS反相器40的输出连接到接地线4。将CMOS反相器12的输出连接到箝位MOS晶体管13的栅极，并且经由第二电阻器14也将CMOS反相器12的输出连接到接地线4。
如图1中所述，当直接将箝位MOS晶体管13的栅极输入连接到MOS晶体管13的阱区域20时，由于形成在MOS晶体管13的阱区域20和源极之间的接合部分中的寄生二极管43的作用，在导通MOS晶体管13时的栅极输入的电平只下降了寄生二极管43的正向电压(VF)的量，并且MOS晶体管13的栅极输入不能充分摆动。这时，通过执行MOS晶体管13上的栅极输入并通过彼此不同的CMOS反相器12和40对阱区域20施加偏压，可以使在导通箝位MOS晶体管时执行的栅极输入充分摆动。作为结果，这可以有助于提高箝位操作的速度。由于保护电路1A的其他操作和图1的那些配置相似，所以此处将不重复对其的详细描述。
图7是表示在保护电路1中的MOS晶体管13的器件结构的平面图。图8是沿图7的VIII-VIII线所得到的示意性横截面。与图2和图3中相同的部件给予了相同的参考标号，并且将不重复对它们的详细描述。第三电阻器41还可以通过使用像第二电阻器14的阱电阻器、扩散层电阻器或多晶硅电阻器来构成。
特别地，图6中的保护电路1A设置有阱偏置电路40，独立于用于箝位MOS晶体管13的栅极偏置。因此，用于在末级放电的箝位MOS晶体管13的栅极可以充分摆动，使得本发明对于具有低寄生双极放电能力的器件有效。
作为图6中所示的保护电路1A的变型，也可以采用这样的配置，即通过从构成CMOS反相器12的p沟道型MOS晶体管和n沟道型MOS晶体管中去掉n沟道型MOS晶体管所得到的配置。在这种情况中，也可以减少保护电路1A的电路元件的数目，从而可以减小布设面积。
第一电阻器10可以通过MOS晶体管来构成。例如，在通过n沟道型MOS晶体管来构成第一电阻器10的情况中，通过将栅电极连接到电源线3，可将第一电阻器10操作为电阻元件。在通过p沟道型MOS晶体管来构成第一电阻器10的情况中，通过将栅电极连接到接地线4，可将第一电阻器10操作为电阻元件。以这种方式，通过由MOS晶体管来构成第一电阻器10，可以减小该电阻器10的布设面积，进而可以减小保护电路1的布设面积。类似地，第二电阻器14和第三电阻器41的每一个也可以由MOS晶体管构成。此外，电容器11也可以通过使用MOS晶体管等来构成。
使用闸流管作为放电元件的保护电路
图9表示了保护电路的又一个例子。图9中所示的保护电路1B采用与箝位MOS晶体管51并联的闸流管50作为放电元件，并且MOS晶体管51还用来驱动闸流管50的触发电极。布置闸流管50，使其阳极和阴极连接在电源线3和接地线4之间，且使其触发电极连接到MOS晶体管51的栅电极。闸流管50由PNP双极晶体管50A和NPN双极晶体管50B构成。按与上述类似的方式，将MOS晶体管51的栅极连接到CMOS反相器12的输出，并经由第二电阻器14将其连接到接地线4。MOS晶体管51不仅用于箝位，而且用于导通闸流管的触发操作。MOS晶体管51的尺寸可以和箝位MOS晶体管13的尺寸相同或小于它的尺寸。释放高电压的初始操作由MOS晶体管51执行，而主要的箝位操作由闸流管50执行。将MOS晶体管51的栅电极连接到闸流管50的触发电极，并且将MOS晶体管51的阱区域连接到栅电极并使MOS晶体管51的阱区域偏置。参考标号53表示在闸流管的p阱和n阱之间的寄生二极管，它具有和图1中的寄生二极管17相同的功能。
作为图9中所示的保护电路1B的变型，也可以采用这样的配置，即其中只将CMOS反相器12的输出供给到n沟道型MOS晶体管51的配置。
图10是表示闸流管的器件结构的横截面。MOS晶体管51形成在p型阱区域(PW)60中，闸流管50形成在p型阱区域60和n型阱区域(NW)61中。
在闸流管中，与在阳极和阴极间的用于导通闸流管的电压(导通电压)相比，施加到触发电极以由此导通闸流管的电压比作为用于保持闸流管导通状态的最低电压的保持电压高到一定的程度就足够了。例如，当高电压施加到电源线3时，MOS晶体管51中迅速地流过由MOS沟道电流和寄生双极晶体管电流引起的沟道电流。MOS晶体管51的沟道电流经由电阻器R2流到接地线4中。通过电流穿过电阻器R2的通道，晶体管50B的基极(p型阱区域60)的电位增加，依次使晶体管50B的基极和发射极(n型扩散层62)偏置，晶体管50B导通。从而，电流流过晶体管50A的电阻器R1，晶体管50A的基极(n型阱区域61)的电位降低，晶体管50A的基极和发射极(p型阱区域60，即晶体管50B的基极)偏置，晶体管50A导通。因此，经由闸流管50将高电压释放到接地线4。另一方面，当高电压施加到接地线4时，电涌被寄生二极管53吸收。
如上所述，MOS晶体管51也用作用于导通闸流管50的触发晶体管，其中在MOS晶体管51中将p型阱区域60加偏压至栅极电压。当施加了由ESD产生的高电压并且电流首先开始流入MOS晶体管51时，MOS晶体管51作用于闸流管50的触发电极以导通闸流管50，并且经由闸流管50开始高电压放电。在这种配置中，在正常状态中供给到电源线3的电源电压VCC必须要比闸流管50的保持电压低。因此，本发明适用于低电压电源的半导体集成电路，其中的电源电压低于闸流管50的保持电源。利用该技术，可以提高对于具有低电压电源的半导体集成电路中的高电压波动的箝位操作的速度。
图11示出了通过MOS晶体管51和闸流管50所得到的放电电流特性。纵轴指示放电电流，横轴指示电源线的电压。W1指示当把CMOS反相器12的输出施加到触发MOS晶体管51的栅极并且用栅极电压将触发MOS晶体管51的阱区域偏置时所得到的放电特性。W2指示当采用其中将触发MOS晶体管51的栅极固定到源极的电路形式(未示出)时所得到的放电特性。MDG波形部分代表了由响应MOS晶体管51的栅极输入的MOS沟道电流引起的放电电流特性。BDG波形部分代表了通过MOS晶体管51的寄生双极晶体管的双极放电引起的放电电流特性。SDG代表了闸流管导通后的放电电流特性。
通过使用闸流管50而不使用MOS晶体管作为保护电路中末级的放电元件，并使用共用的p型阱区域60邻近于闸流管50布置MOS晶体管51，ESD电涌首先通过MOS晶体管传递。此后，当箝位电压变为约2V或更高时，电涌可以通过邻近的闸流管50传递。作为结果，ESD电涌(不希望的电平下的电压)可以由低于图1和图6中的漏源水平型寄生双极的MOS晶体管13的箝位电压(在3.3V器件中约为5V)的电压(在闸流管操作中的箝位电压约为2V)箝位。
图12说明了在半导体集成电路中抑制高电压电涌的保护电路的电源网络。接近于电源焊盘5、接地焊盘6和多个预定电路模块70和71，布置保护电路1。预定电路模块是这样的电路模块，例如其中将至外部接地焊盘的布线电阻连接到相对大的接地线。通过R1和R2代表性地表示了布线电阻。对于用于模拟信号的电源焊盘73和接地焊盘72的每一个，类似地布置保护电路1。对于根据外部电源VCC形成的内部电源VCC1和VCC2的电源线74和75，类似地设置保护电路1。在芯片面积中希望尽可能多地布置保护电路1。即使电涌施加在内部电源线上，也可以经由保护电路1和主接地线4将高电压释放到接地焊盘6。
上述保护电路可以获得下列效果。
通过用高阻短路箝位MOS晶体管的栅极和接地线，可以防止由电源噪声引起的保护电路的箝位操作的误执行。
通过基于串联连接在电源线和接地线之间的电阻器和电容器之间的连接节点处的电压，对箝位MOS晶体管的衬底区域施加偏压，可以降低箝位电压，并且可以以较高的速度执行箝位操作。
通过在箝位电路的末级中布置并联的闸流管和MOS晶体管，可以提高对于在低电压下工作的半导体集成电路中的高电压波动的箝位的速度。
由于可以用较低的箝位电压去掉高电压波动，所以可以提高对于半导体集成电路的高电压波动的抵抗力。由于可以提高用于高电压波动的保护电路的放电能力，所以可通过比目前常规技术中更小的面积来满足半导体集成电路所需的对高电压波动的抵抗力。此外，可以减小半导体集成电路的面积并且可以降低成本。
虽然此处已基于实施例对由本发明人所实现的本发明进行了具体描述，但显然，本发明不仅限于实施例，而是可以在不脱离其主旨的情况下进行各种修改。
例如，在图1中，可以只采用用于箝位MOS晶体管13的栅极输入的接地偏置和具有箝位MOS晶体管13的栅极输入电压的阱区域偏置中的一种。在图6的配置中，可以省略将栅极输入和阱偏置下拉到接地线。

Claims (2)

1.一种半导体集成电路，其具有用于抑制在电源线和接地线之间的高电压波动的保护电路，
其中所述保护电路具有第一电阻器、电容器、第一反相器、第一MOS晶体管和第二电阻器，所述第一电阻器和所述电容器串联连接在所述电源线和所述接地线之间，
所述第一反相器的输入端子耦合在所述第一电阻器和所述电容器之间，
所述第一反相器的输出端子耦合到所述第一MOS晶体管的体端子，
所述第一MOS晶体管的漏极端子耦合到所述电源线，
所述第一MOS晶体管的源极端子耦合到所述接地线，
所述第一MOS晶体管的体端子经由所述第二电阻器耦合到所述接地线，
其中所述第一MOS晶体管包括p型阱区域、在所述阱区域中的多个n型扩散层以及在所述阱区域中的p型扩散层；以及
所述体端子耦合到所述p型扩散层。
2.根据权利要求1的半导体集成电路，还包括第二反相器和第三电阻器，
其中所述第二反相器的输入端子耦合在所述第一电阻器和所述电容器之间，所述第二反相器的输出端子耦合到所述第一MOS晶体管的栅极端子，所述第三电阻器连接在所述第一MOS晶体管的栅极端子和所述接地线之间。
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4800605B2 (ja) * 2004-11-15 2011-10-26 Ｏｋｉセミコンダクタ株式会社 静電破壊保護回路
JP2008085125A (ja) * 2006-09-28 2008-04-10 Oki Electric Ind Co Ltd Ｅｓｄ保護回路及び半導体集積回路装置
FR2918504B1 (fr) * 2007-07-06 2009-11-27 St Microelectronics Sa Resistance integree diffusee
DE102007040875B4 (de) 2007-08-29 2017-11-16 Austriamicrosystems Ag Schaltungsanordnung zum Schutz vor elektrostatischen Entladungen und Verfahren zum Betreiben einer solchen
EP2194578A1 (en) * 2008-12-04 2010-06-09 Imec Bidirectional ESD power clamp
JP5595751B2 (ja) * 2009-03-11 2014-09-24 ルネサスエレクトロニクス株式会社 Ｅｓｄ保護素子
JP5285773B2 (ja) * 2009-06-02 2013-09-11 パナソニック株式会社 入出力回路
US20110096446A1 (en) * 2009-10-28 2011-04-28 Intersil Americas Inc. Electrostatic discharge clamp with controlled hysteresis including selectable turn on and turn off threshold voltages
JP2011119356A (ja) 2009-12-01 2011-06-16 Sanyo Electric Co Ltd 半導体装置
JP5557658B2 (ja) 2010-02-19 2014-07-23 ラピスセミコンダクタ株式会社 保護回路及び半導体装置
US8861158B2 (en) * 2010-04-21 2014-10-14 Cypress Semiconductor Corporation ESD trigger for system level ESD events
US8564917B2 (en) * 2011-06-02 2013-10-22 GlobalFoundries, Inc. Integrated circuit having electrostatic discharge protection
JP2012253241A (ja) 2011-06-03 2012-12-20 Sony Corp 半導体集積回路およびその製造方法
US8810981B2 (en) * 2011-07-01 2014-08-19 Exar Corporation Sequential electrostatic discharge (ESD)-protection employing cascode NMOS triggered structure
JP2013055102A (ja) * 2011-09-01 2013-03-21 Sony Corp 半導体集積回路及び保護回路
US8654491B2 (en) 2012-04-02 2014-02-18 Intel Mobile Communications GmbH Low voltage ESD clamping using high voltage devices
US8681461B2 (en) * 2012-03-26 2014-03-25 Intel Mobile Communications GmbH Selective current pumping to enhance low-voltage ESD clamping using high voltage devices
US9019005B2 (en) 2012-06-28 2015-04-28 Infineon Technologies Ag Voltage regulating circuit
JP2014229624A (ja) 2013-05-17 2014-12-08 ソニー株式会社 半導体装置および電子機器
KR102148236B1 (ko) * 2013-12-02 2020-08-26 에스케이하이닉스 주식회사 반도체 장치
JP2015153762A (ja) * 2014-02-10 2015-08-24 株式会社東芝 静電気保護回路
JP2015180050A (ja) * 2014-02-26 2015-10-08 セイコーエプソン株式会社 半導体集積回路装置及びそれを用いた電子機器
CN103950429B (zh) * 2014-05-21 2016-01-06 胡科 一种洗车泡沫机
JP2016021536A (ja) * 2014-07-15 2016-02-04 株式会社東芝 静電気保護回路
JP2016035958A (ja) 2014-08-01 2016-03-17 ソニー株式会社 保護素子、保護回路及び半導体集積回路
JP6308925B2 (ja) 2014-09-29 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置
CN104409456A (zh) * 2014-11-28 2015-03-11 中国科学院上海微系统与信息技术研究所 一种soi esd两级保护网络
JP6398696B2 (ja) * 2014-12-22 2018-10-03 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
JP6405986B2 (ja) * 2014-12-22 2018-10-17 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
EP3107121B1 (en) * 2015-06-16 2018-02-21 Nxp B.V. An electrostatic discharge power rail clamp circuit
JP2017123374A (ja) 2016-01-05 2017-07-13 ソニー株式会社 半導体集積回路及びその制御方法
JP2017216325A (ja) * 2016-05-31 2017-12-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6623139B2 (ja) 2016-10-24 2019-12-18 株式会社東芝 Ｅｓｄ保護回路
JP6610508B2 (ja) * 2016-11-09 2019-11-27 株式会社デンソー 半導体装置
FR3064383B1 (fr) * 2017-03-23 2019-11-15 Stmicroelectronics Sa Dispositif integre de neurone artificiel
DE112018003872T5 (de) * 2017-08-22 2020-04-09 Rohm Co., Ltd. Operationsverstärker
US10819110B2 (en) * 2018-02-27 2020-10-27 Globalfoundries Inc. Electrostatic discharge protection device
CN109742745B (zh) * 2018-12-29 2020-04-10 长江存储科技有限责任公司 静电放电电路及集成电路
JP7347951B2 (ja) * 2019-03-28 2023-09-20 ラピスセミコンダクタ株式会社 サージ吸収回路
US11508719B2 (en) * 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit
US11158367B1 (en) 2020-04-10 2021-10-26 Micron Technology, Inc. Semiconductor device protection circuits for protecting a semiconductor device during processing thereof, and associated methods, devices, and systems
CN112103933A (zh) * 2020-09-07 2020-12-18 海光信息技术股份有限公司 电源钳位电路及芯片结构
CN112397505B (zh) * 2020-11-12 2023-04-14 泉芯集成电路制造(济南)有限公司 一种硅控整流器和静电放电保护器件
US11557895B2 (en) * 2021-04-30 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd Power clamp
US11862965B2 (en) * 2022-03-07 2024-01-02 Changxin Memory Technologies, Inc. Electrostatic discharge protection circuit
CN116614115B (zh) * 2023-07-17 2024-01-26 芯天下技术股份有限公司 延迟偏置电压建立的方法、偏置电路、比较器和集成电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392860B1 (en) * 1999-12-30 2002-05-21 Vanguard International Semiconductor Corp. Electrostatic discharge protection circuit with gate-modulated field-oxide device
CN1404195A (zh) * 2001-08-29 2003-03-19 旺宏电子股份有限公司 静电放电保护电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2685817B1 (fr) * 1991-12-31 1994-03-11 Sgs Thomson Microelectronics Sa Protection generale d'un circuit integre contre les surcharges permanentes et decharges electrostatiques.
JP2869293B2 (ja) 1993-05-21 1999-03-10 エヌティエヌ株式会社 クラッチ用スプラグ
DE59510495D1 (de) * 1995-04-06 2003-01-16 Infineon Technologies Ag Integrierte Halbleiterschaltung mit einem Schutzmittel
TW299495B (en) * 1996-05-03 1997-03-01 Winbond Electronics Corp Electrostatic discharge protection circuit
JP3883697B2 (ja) * 1998-05-15 2007-02-21 旭化成マイクロシステム株式会社 過電圧の保護回路
US6385021B1 (en) * 2000-04-10 2002-05-07 Motorola, Inc. Electrostatic discharge (ESD) protection circuit
TW502428B (en) * 2001-09-03 2002-09-11 Faraday Tech Corp Electrostatic discharge protection circuit for power source terminal with dual trigger voltages
US6521952B1 (en) * 2001-10-22 2003-02-18 United Microelectronics Corp. Method of forming a silicon controlled rectifier devices in SOI CMOS process for on-chip ESD protection
TWI264106B (en) * 2002-04-30 2006-10-11 Winbond Electronics Corp Static charge protection circuit of adopting gate-coupled MOSFET (metal-oxide-semiconductor field effect transistor)
JP4043855B2 (ja) * 2002-06-10 2008-02-06 株式会社日立製作所 半導体集積回路装置
JP3908669B2 (ja) * 2003-01-20 2007-04-25 株式会社東芝 静電気放電保護回路装置
US6756834B1 (en) * 2003-04-29 2004-06-29 Pericom Semiconductor Corp. Direct power-to-ground ESD protection with an electrostatic common-discharge line
TWI220312B (en) * 2003-07-16 2004-08-11 Mediatek Inc Electrostatic discharge protection circuit
DE10349405A1 (de) * 2003-10-21 2005-05-25 Austriamicrosystems Ag Aktive Schutzschaltungsanordnung
US7085113B2 (en) * 2004-08-20 2006-08-01 International Business Machines Corporation ESD protection power clamp for suppressing ESD events occurring on power supply terminals
US7106568B2 (en) * 2004-08-27 2006-09-12 United Microelectronics Corp. Substrate-triggered ESD circuit by using triple-well
US7450357B2 (en) * 2005-06-03 2008-11-11 United Microelectronics Corp. Electrostatic discharge protection circuit and semiconductor structure for electrostatic discharge

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392860B1 (en) * 1999-12-30 2002-05-21 Vanguard International Semiconductor Corp. Electrostatic discharge protection circuit with gate-modulated field-oxide device
CN1404195A (zh) * 2001-08-29 2003-03-19 旺宏电子股份有限公司 静电放电保护电路

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