CN1404195A - 静电放电保护电路 - Google Patents

Abstract

一种静电放电保护电路，其包括一电阻元件、一电容元件以及一PMOS元件。电阻元件的一端电连接至一电压源，电容元件串联于电阻元件与一接地端之间，PMOS元件的栅极电连接至电阻元件与电容元件之间，PMOS元件的基极电连接至PMOS元件的第一电极，电压源电连接至PMOS元件的第一电极，而电阻元件与电容元件形成的RC电路的反应时间为0.1μs至10μs，以区别静电电压与工作电压。本发明还依据前述的静电放电保护电路提供一种多分离电压源静电放电保护电路，其包括至少二静电放电保护电路以及一静电放电保护电路总线。

Description

静电放电保护电路

                         技术领域

本发明涉及一种静电放电保护电路，特别涉及一种能够依据电压的上升时间来区别工作电压与静电电压的多分离电压源的静电放电保护电路。

                         技术背景

静电保护是集成电路中重要的领域之一。由于静电通常伴随着相当大的电压(可能为数万伏特)，所以公知技术是使用静电放电(ESD)保护电路来保护芯片，以避免芯片被静电破坏。

另外，于芯片中通常包括逻辑判断，其需要多个电压源来进行操作，而且该电压源是具有不同的电压值，例如，一微处理器芯片可能包括磁心逻辑，其在2.5伏特的电压下作动，而其接口的输出入(I/O)的电压值为3.3伏特；又例如，大部分与ISA流路或是EISA流路连接的软盘机与硬盘机的控制是由5.0伏特所作动。

一般而言，在半导体芯片中会使用分离的电压源，以避免不同电压源之间产生噪音，然而，分离电压源会导致半导体芯片因ESD而损毁。例如，如图1所示，电压源Vcco是与电压源Vcci互相分离，而其相对的接地端Vsso与接地端Vssi也互相分离，因此，接地端Vsso与接地端Vssi之间会存在一寄生电阻Rsub，当一ESD从接脚102输入，而从电压源Vcci输出时，ESD电流可以经由路径103从接脚102流至电压源Vcci，而且，路径103是我们所期望的ESD电流的路径。然而，寄生电阻Rsub的电阻值可能非常大，以至于寄生电阻Rsub具有非常大的电压降，因此，造成接脚102与电压源Vcci之间的电压差增大，当接脚102与电压源Vcci之间的电压差过大时，ESD电流会经由路径104从接脚102流至电压源Vcci，结果会造成内部电路101电流超载并因而损毁。

另外，如图2所示，其包括二ESD保护电路205，二ESD保护电路205是分别设置于电压源Vcco与电压源Vcci之间以及接地端Vsso与接地端Vssi之间，如上所述，ESD电流可以经由寄生二极管D1以及ESD保护电路205从接脚202流至电压源Vcci(如路径203所示)。在本发明中，ESD电流还可以经由路径204从接脚202流入，然后从电压源Vcci流出以放电，因此，内部电路201可以得到安全的保护，而不会受到ESD电流的破坏。如上所述，在保护内部电路201时，在分离的电压源之间设置ESD保护电路205是相当重要的。

在公知技术中，一紧接式二极管(如图3所示)是用来作为ESD保护电路，其中，紧接式二极管的数量是依据消除噪音所需，以及电压源Vcc1与电压源Vcc2之间的电压差而定。例如，当电压源Vcc1理论上与电压源Vcc2相同，但是，电压源Vcc1的噪音大于电压源Vcc2的噪音时，从电压源Vcc1至电压源Vcc2的方向的紧接式二极管的数量可能需要增加以增强消除噪音的能力，然而，增加了二极管的数量会降低ESD保护电路的保护能力。另外，当电压源Vcc1大于电压源Vcc2时，串联在电压源Vcc1至电压源Vcc2方向的二极管所提供的电压降必须大于电压源Vcc1与电压源Vcc2的电压差，例如，当二电压源分别为5伏特与3.3伏特时，至少需要四个二极管(D1～D4)以抵销二电压源的电压差。

如上所述，为了防止因不同电压源之间的噪音，所以可能需要使用许多的二极管，而使用许多的二极管会降低电路保护的效果，另外，上述的ESD保护电路具有一潜在电路问题，是因为电压序列相关特性，如下所述。

目前，在一IC中可能需要许多不同的电压源，而每一电压源是针对多个内部电路其中之一设置，并且每一电压源皆能够独立运作。另外，为了节省电源，每一内部电路可以依据动态变化的动作需求而独立地导通与不导通。上述的电压序列会提高IC设计的难度，如图2所示，在省电模式期间，当电压源Vcci独立地停止输入以节省电源时，从电压源Vcco所输入的电流将经由ESD保护电路205(如图3所示)流至电压源Vcci，所以，电压源Vcci也有电压输入，因此，假如电压序列被噪音干扰，电流可能从一电压输入线路流至一省电线路，而造成短路或是破坏省电模式的目的。

综上所述，如何提供一种能够用于多分离电压源且能够克服不同电压源之间可能产生的噪音的ESD保护电路，实在是当前极重要的课题之一。

                           发明内容

针对上述问题，本发明的目的为提供一种应于具有多电源与不同工作电压的一IC的ESD保护电路。

本发明的另一目的为提供一种能够降低电压源间的噪音干扰，并增加电路保护效果的ESD保护电路。

本发明的特征在组成一ESD保护电路，是利用静电电压与工作电压在反应时间上的不同来区别静电电压与工作电压。

为达到上述目的，依本发明一实施例的ESD保护电路包括一电阻元件、一电容元件以及一PMOS元件。在本发明中，电阻元件的一端电连接至一电压源，电容元件串联于电阻元件与一接地端之间，而且，如本领域技术人员所熟知的，PMOS元件为一四端元件，其包括一栅极、一第一电极、一第二电极以及一基极(bulk)，栅极电连接至电阻元件与电容元件之间，基极电连接至第一电极，而电压源电连接至第一电极，另外，在第一电极与第二电极中，连接高电压的电极为漏极而另一电极为源极。

在本实施例中，由于静电电压远大于工作电压，且静电电压与工作电压的反应时间分别为ns数量级与ms数量级，针对上述的原理，将电阻元件与电容元件形成的RC电路的反应时间设为0.1μs～10μs，所以上述的RC电路能够同步反应出工作电压，但是，当RC电路处理静电电压时，会产生迟滞现象，因此无法即时反应出静电电压。利用RC电路对静电电压与工作电压的反应时间的差异来控制PMOS元件的导通，所以，依本发明的ESD保护电路能够在处理静电电压时为导通以排除静电，而在处理工作电压时为不导通以防止工作电压经由ESD保护电路流失。

由上所述，当电压源为工作电压时，PMOS元件的栅极与第一电极皆同步为工作电压，因此，PMOS元件不导通，所以工作电压不会经由依本实施例的ESD保护电路流失。另外，当电压源为静电电压时，PMOS元件的第一电极同步为静电电压，而PMOS元件的栅极因延迟而小于静电电压，因此，PMOS元件导通，所以静电电压会通过依本实施例的ESD保护电路而放电。

在依本发明另一实施例的多分离电压源ESD保护电路中，其设置于具有多分离电压源的一半导体装置中，且包括至少二前述的ESD保护电路，以及一ESD保护电路总线。在本实施例中，各该等ESD保护电路的各该电阻元件的一端以及各该第一栅极分别电连接至相对应的至少二分离电压源，而该等ESD保护电路的各该第二电极分别电连接至ESD保护电路总线。

在本实施例中，各该等分离电压源的电压可以是相同的，也可以是不同的。另外，当依本发明的多分离电压源ESD保护电路为正常操作时，流经ESD保护电路总线的电流为零。

由上所述，当上述的至少二ESD保护电路使用在多分离电压源电路中的时候，每一ESD保护电路的一端连接至分离的电压源，而其另一端连接至ESD保护电路总线。而由于工作电压无法流经ESD保护电路，所以，所有的分离的电压源不会互相干扰。另外，当静电产生时，静电会经由该等ESD保护电路其中之一流经ESD保护电路总线，然后，因为ESD保护电路本身既有的一寄生二极管的作用，而经由其他ESD保护电路放电，所以静电流自然能够流过其他ESD保护电路而放电。

综上所述，由于本发明是利用静电电压与工作电压在反应时间上的不同，所以ESD保护电路只需要一电容、一电阻以及一PMOS，而二电压源之间是隔着二ESD保护电路，换言之，二电压源之间是隔着二PMOS，所以，二电压源之间不会有噪音，亦即二电压源不会互相干扰。因此，依本发明的ESD保护电路是能够用于多分离电压源，且能够克服不同电压源之间可能产生的噪音。

                         附图说明

图1为一电路图，显示具有多分离电压源的电路的电路图。

图2为一电路图，显示公知技术的静电放电保护电路与具有多分离电压源的电路的电路图。

图3为一示意图，显示公知技术的静电放电保护电路的详细示意图。

图4为一电路图，显示依本发明较佳实施例的静电放电保护电路的电路图。

图5为一电路图，显示依本发明较佳实施例的静电放电保护电路与内部电路配合的电路图。

图6为一电路图，显示依本发明较佳实施例的静电放电保护电路与具有多分离电压源的电路的电路图。

图7为一示意图，显示依本发明较佳实施例的静电放电保护电路中，具有寄生二极管的PMOS元件的示意图。

                         具体实施方式

以下将参照相关附图，说明依本发明较佳实施例的ESD保护电路，其中相同的元件将以相同的标号加以说明。

参照图4所示，依本发明较佳实施例的ESD保护电路4包括一电阻元件41、一电容元件42以及一PMOS元件43。在本实施例中，电阻元件41一端电连接至一电压源Vcc，电容元件42一端电连接电阻元件41的另一端，且电容元件42的另一端接地，而PMOS元件43为一四端元件，其包含一栅极431、一第一电极432、一第二电极433以及一基极434，PMOS元件43的栅极431电连接至电阻元件41与电容元件42之间，PMOS元件43的基极434电连接至PMOS元件43的第一电极432，而且PMOS元件43的第一电极432电连接至电阻元件41一端，再电连接至电压源Vcc。

如上所述，在依本发明较佳实施例的ESD保护电路4中，由电阻元件41与电容元件42所形成的RC电路的反应时间为0.1μs至10μs。参照图5所示，当一工作电压从电压源Vcc进入ESD保护电路4中的时候，因为工作电压的反应时间为ms的数量级，所以PMOS元件43的第一电极432以及PMOS元件43的栅极431的电压与工作电压相等，因此，PMOS元件43为不导通，所以工作电压会进入内部电路50中作正常的操作；另外，当一静电电压从电压源Vcc进入ESD保护电路4中的时候，因为静电电压的反应时间为ns的数量级，所以PMOS元件43的第一电极432的电压与静电电压相等，但是PMOS元件43的栅极431会因为RC电路作用而有迟滞现象，所以PMOS元件43的栅极431的电压会小于静电电压，因此，PMOS元件43为导通，所以静电电压会经由ESD保护电路4放电而不会进入内部电路50中，因而避免内部电路50的破坏。

参照图6所示，依本发明较佳实施例的多分离电压源ESD保护电路6是实施于一多分离电压源电路中，且包含一第一ESD保护电路61、一第二ESD保护电路62以及一ESD保护电路总线63。在本实施例中，第一ESD保护电路61包括一电阻元件611、一电容元件612以及一PMOS元件613，而第二ESD保护电路62包括一电阻元件621、一电容元件622以及一PMOS元件623，第一ESD保护电路61与第二ESD保护电路62的电路结构如上所述的ESD保护电路4，而且第一ESD保护电路61的PMOS元件613的第一电极6132，与第一ESD保护电路61的电阻元件611的一端电连接至一第一电压源Vcc1，第二ESD保护电路62的PMOS元件623的第一电极6232，与第二ESD保护电路62的电阻元件621的一端电连接至一第二电压源Vcc2，另外，第一ESD保护电路61的第二电极6133与第二ESD保护电路62的第二电极6233电连接至ESD保护电路总线63。

如上所述，当第一电压源Vcc1与第二电压源Vcc2皆为工作电压时，PMOS元件613与PMOS元件623皆为不导通，所以无论是第一电压源Vcc1大于第二电压源Vcc2，或是第一电压源Vcc1小于第二电压源Vcc2，或是第一电压源Vcc1等于第二电压源Vcc2，第一电压源Vcc1与第二电压源Vcc2不会互相干扰，所以不会产生噪音。

由上所述，当第一电压源Vcc1为静电电压时，PMOS元件613会导通，所以静电会从第一ESD保护电路61流向ESD保护电路总线63，然后，经由ESD保护电路总线63流至PMOS元件623的第二电极6233。由于PMOS元件623的基极6234电连接至PMOS元件623的第一电极6232，所以PMOS元件623形成一寄生二极管71，且其电流方向为从第二电极6233流向第一电极6232，因此，静电会从第二ESD保护电路62放电。

参照图7，图中显示PMOS元件623的结构，其中，作为基极6234的N阱703(N-well)位于基板上，而分别作为第一电极6232与第二电极6233的P+掺杂区701与P+掺杂区702位于N阱703上。由于，ESD保护电路总线63电连接至第二电极6233，第二电极6233经由沟道(channel)连接至第一电极6232，而第一电极6232是与基极6234一同电连接至电压源Vcc2，因此，PMOS元件623可以作为二极管，亦即是寄生二极管71，且其电流方向为从第二电极6233流向第一电极6232。

同理，当第二电压源Vcc2为静电电压时，静电会经由第二ESD保护电路62、ESD保护电路总线63，然后从第一ESD保护电路61放电。

另外，依本发明较佳实施例的多分离电压源ESD保护电路6还可以包含一第三ESD保护电路。所以，当第一ESD保护电路61产生静电时，静电电流可以经由ESD保护电路总线63，从第三ESD保护电路放电。

如上所述，本发明的ESD保护电路只需要一电容、一电阻以及一PMOS便能够达到静电放电的目的，而且二电压源之间是隔着二ESD保护电路，换言之，二电压源之间是隔着二PMOS，所以，二电压源之间不会有噪音，亦即二电压源不会互相干扰。

以上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范畴，而对其进行的等同修改或变更，均应包含在权利要求范围中。

Claims (7)

1.一种静电放电保护电路，包含：

一电阻元件，其一端电连接至一电压源；

一电容元件，其一端电连接该电阻元件的另一端，该电容元件的另一端接地；以及

一PMOS元件，其包含一栅极、一第一电极、一第二电极以及一基极，该栅极电连接至该电阻元件与该电容元件之间，该基极电连接至该第一电极，而该电压源电连接至该第一电极。

2.如权利要求1所述的静电放电保护电路，其中

该电阻元件与该电容元件所形成的电路的反应时间为0.1μs至10μs。

3.一种多分离电压源静电放电保护电路，其设置在具有多分离电压源的一半导体装置中，该多分离电压源静电放电保护电路包含：

至少二静电放电保护电路，各该静电放电保护电路的每一个包含：

一电阻元件，其一端电连接至一电压源，

一电容元件，其一端电连接该电阻元件的另一端，该电容元件的另一端接地，

一PMOS元件，其包含一栅极、一第一电极、一第二电极以及一基极，该栅极电连接至该电阻元件与该电容元件之间，该基极电连接至该第一电极，而该电压源电连接至该第一电极，以及

各该静电放电保护电路的各该电阻元件的一端以及各该第一栅极是分别电连接至相对应的至少二分离电压源；以及

一静电放电保护电路总线，该静电放电保护电路的各该第二电极分别电连接至该静电放电保护电路总线。

4.如权利要求3所述的多分离电压源静电放电保护电路，其中

该分离电压源的电压为不同。

5.如权利要求3所述的多分离电压源静电放电保护电路，其中

该分离电压源的电压为相同。

6.如权利要求3所述的多分离电压源静电放电保护电路，其中

当该多分离电压源静电放电保护电路为正常操作时，流经该静电放电保护电路总线的电流为零。

7.如权利要求3所述的多分离电压源静电放电保护电路，其中

各该静电放电保护电路的各该电阻元件与各该电容元件所分别形成的电路的反应时间为0.1μs至10μs。

Images