CN1205718C - 用于静电放电保护的电源箝位电路 - Google Patents

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Abstract

本发明提供了一种用于提高电源箝位电路的静电放电(ESD)效率的电路，用于在电源节点上发生ESD事件期间吸收较大的电流。本发明的电压箝位电路能够对上述的电源节点提供ESD保护。所述电压箝位电路包括放电晶体管，其在ESD事件期间被一个控制电路控制。所述控制电路响应在被保护的电源节点上提供的电压进行操作。一个实施例采用p沟道MOS晶体管和用于驱动所述晶体管的控制电路。另一个实施例采用n沟道MOS晶体管和用于驱动所述晶体管的控制电路。

Description

用于静电放电保护的电源箝位电路
本发明涉及静电放电保护，特别涉及用于吸收在静电放电期间的电流的保护电路。
集成电路(IC)一般在带有外部连接器的情况下被制造，所述连接器用于连接电源、控制装置或和外部装置或系统实现通信连接。在IC制造中的趋势是增加其内部元件例如晶体管和互连的密度。此外，用于操作集成电路的电源电位继续被减少。
随着集成电路元件的密度增加和操作电源电压的降低，集成电路对静电放电的影响越来越敏感。静电放电(ESD)指的是由于在特定的集成电路组件上或者在处理所述集成电路组件的附近的人身上的静电荷的积累而产生的在一个短的时间间隔内的大电流放电现象。ESD对于半导体器件是一个严重的问题，因为其具有能够破坏整个IC的电位。因为ESD事件通常跨过和IC组件端子相连的硅电路发生，所以电路设计者一直致力于研究对这些敏感电路的足够的保护装置。
一种方法是使用栅极接地的晶体管作为简单的ESD保护电路。这种晶体管作为二极管被配置，并具有低于栅极绝缘击穿电压的漏极结击穿电压。虽然这种电路在静电放电时提供一些保护，但是其不能通过某些ESD事件固有的大的电流。一种ESD保护电路应当能够通过在一个短的时间内使大电流非破坏性地流过一个低阻抗通路来保护IC不被任何可想见的静电放电破坏。
在设计ESD保护电路时的一个困难是必须要满足的苛求的性能要求。例如，用于测量ESD的稳健性的主要工业标准之一(MIL-STD-883Cmethod 3015.7 Notice 8(1998)，and its follow-on Human Body Model(HBM)standard No.5.1(1993)from the EOS/ESD Association)要求对大量的插头和电源的组合进行ESD测试。在过去，ESD保护电路难于满足这些苛刻要求，同时又维持足够的噪声免除性。
集成电路一直处于HBM测试的压力下，这是因为反复地对电源干线例如上部电源电压Vcc供电线施加应力导致各个击穿点的疲劳。需要一种可靠的电源箝位电路，用于减少Vcc干线对于和ESD测试相关的失败机理的敏感性。此外，使得输入和输出插头的ESD保护由于可靠的电源箝位电路而变得比较简单，因为ESD电流可以通过一个电源或另一个电源。
在申请序列号为08/823109，申请日为1997，3，24，名称为“MOSFET-based Power Supply Clamps for Electrostatic DischargeProtection of Integrated Circuits(集成电路静电放电保护用的基于MOSFET的电源箝位电路)”的美国专利中描述了一种p沟道场效应晶体管(PFET)电源箝位电路。这种箝位电路使用PFET为静电电压提供通过晶体管的放电通路。在ESD事件期间，晶体管的栅极被拉到接近于地电位。因此，晶体管的门限降低。因而，晶体管不能耗散来自电源节点的最大可能的电流。
由于上述原因，在本领域中需要一种增加ESD电源箝位电路装置的面积效率的电路，用于在ESD事件期间吸收较大的电流。
在一个实施例中，本发明描述了一种电源箝位电路，其包括和电源节点相连的可开关的电流吸收装置和控制电路。所述控制电路和可开关的电流吸收装置的控制连接相连，并且适用于在电源节点上发生静电放电事件期间向控制连接提供控制电压。所述控制电压具有在外部提供的电源的电压范围之外的电位。
在另一个实施例中，一种电源箝位电路包括和电源节点相连的晶体管，以及和晶体管的栅极相连的控制电路。所述控制电路适用于在电源节点上发生静电放电期间向栅极提供控制电压。所述控制电压通过所述晶体管提供放电通路，其不限于晶体管的门限电压降。
在另一个实施例中，提供一种集成电路，其包括用于接收电源电压的电源节点，用于实现预定功能的内部电路，以及用于在电源节点上发生静电放电事件期间提供放电通路的电源箝位电路。所述电源箝位电路包括和电源节点相连的晶体管，以及和晶体管的栅极相连的控制电路。所述控制电路适用于在电源节点上发生静电放电期间向晶体管的栅极提供控制电压，同时所述控制电压通过所述晶体管提供放电通路，其不限于晶体管的门限电压降。
图1是按照本发明的一个实施例的集成电路的方块图；
图2是具有PMOS晶体管和基于NOR的控制电路的箝位电路；
图3是具有PMOS晶体管和基于NAND的控制电路的箝位电路；
图4是具有PMOS晶体管和基于NAND的控制电路的另一种箝位电路；
图5是具有PMOS晶体管和基于NOR的控制电路的箝位电路；
图6是具有NMOS晶体管和基于NOR的控制电路的箝位电路；
图7是具有NMOS晶体管和基于NAND的控制电路的箝位电路；以及
图8是在ESD事件期间图4的电路的模拟实验曲线。
在下面的本发明的详细的说明书中，参照作为说明书的一部分的附图进行说明，在附图中以示例的方式示出了可以用来实施本发明的特定的实施例。在附图中，在所示的几幅附图中，相同的标号表示基本相同的元件。这些实施例被足够详细地说明，以便使本领域的技术人员能够实施本发明。也可以利用其它的实施例，并且不脱离本发明的构思，可以作出各种结构、逻辑和电气元件的改变。因而，下面的详细说明书没有限制的意义，本发明的范围只由所附的权利要求限定，其中包括这些实施例的等效物。
本发明的一个实施例提供一种用于静电放电的箝位电路，其中提供有用于在ESD事件期间吸收大的电流从而改善保护功能的PMOS放电晶体管。图1是集成电路100的方块图，其具有电源输入连接102，用于接收来自电源电路108的外部提供的高的电源电压。提供有ESD保护电路104，用于保护内部电路106，所述内部电路被设计用于实现预定的功能。下面详细说明保护电路。集成电路100可以是接收电源电压的任何类型的集成电路，其中包括但不限于处理器，控制器，存储装置以及专用集成电路(ASIC)。ESD保护用于在集成电路被处理时，或者在集成电路被安装和通电时保护内部电路。
参看图2，其中示出了使用本发明的箝位电路200的一个实施例。所示的箝位电路200使用一个PMOS晶体管202，或可开关的电流吸收电路，其和控制电路204相连。所述控制电路适用于在ESD事件期间把晶体管202的栅极拉到地电位以下，从而增加电流的吸收。
如果在集成电路被处理或者被测试时(没有施加电源)在电源节点Vcc发生ESD事件，则反相器220的输入端通过电容器218被ESD电压脉冲拉高。应当理解，电容器218应当如此之小，使得当Vcc连接上的电压上升时，反相器220的输入端能够通过串联的晶体管222a-n快速地下降，这在下面还要详细解释。因而，NOR门226的一个输入端被反相器220拉低。NOR门的第二输入端通过反相器230和电容器213也和低电位相连。由于NOR门的输出为高，反相器214对电容器212充电。注意反相器230还使晶体管206截止。
当在Vcc连接上的电压上升时，串联连接的晶体管222使电容器218放电，并当达到触发电压时，把反相器220的输出转换为高状态。因此，NOR门226的输出响应反相器220的输出的改变而转换到低状态。反相器228和214也改变状态。因而，二极管210和地解除连接(反向偏置)，并且电容器212在经一个反相器延迟后被接地。由晶体管211和电容器213形成RC网络。经过一个几微秒的较大的时间间隔，RC网络保持反相器230的输入和NOR门226的第二输入为高状态。在没有ESD事件的期间内，RC网络还控制p沟道晶体管202的栅极(通过晶体管206)，使p沟道晶体管处于低电流状态。
电容器212作为激励电容器，响应反相器214用于强制节点240和晶体管202的栅极为负电压。节点240上的电压可被看作在电源节点的静电放电期间和晶体管202的栅极相连的控制电压。因此，晶体管202尽可能快地被驱动，其只受P+结击穿电压限制。因此，在ESD事件期间，PMOS箝位电路200把放电晶体管的栅极和负电压相连，使得晶体管202不经受门限电压(Vt)降落。
注意在ESD事件期间，控制晶体管202的栅极的二极管210和电容器212在触发电压达到之后，分别经过3个和4个门延迟之后被翻转。因为门延迟相对于ESD的时间较短，所以这些门延迟是可以允许的。
当集成电路处于稳定状态方式时，即，当集成电路被加电并稳定时，电容器213被充电，并且反相器232对NOR门226提供高的输入。非常弱的晶体管206已经使电容器208和212充电，并保持晶体管202截止。晶体管222a-222n把反相器电路220的输入端拉到低，因而提供一个高的输出。因而NOR门226的两个输入和高电位相连。
如果在电路处于稳定状态方式下在Vcc上遭受ESD脉冲，NOR门226的两个输入变为低，和节点240相连的电容器节点通过节点210放电。同样，反相器214对和其输出相连的电容器212的节点充电。在晶体管222把反相器220的输入拉到低之后，反相器214使电容器212箝位，从而强制节点240降低到地电位以下，如上所述。这便为ESD脉冲提供一个大电流放电通路。
图3是一个类似于图2的箝位电路200的箝位电路250，不过其适用于用NAND门252代替所述的NOR门226。如果在集成电路被处理或被测试(未加电)在Vcc连接上发生ESD事件，则NAND门的输出由于电容器218和反相器254起初为低。因此，电容器212通过反相器序列256，258和214以及二极管210被充电。随着在Vcc连接上的电压升高，串联连接的晶体管222使电容器218放电，并且NAND门252的输出翻转到高状态。反相器256，258和214也改变状态。因而，二极管210被反向偏置，并且在一个反相器延迟之后，电容器212接地。
电容器212响应反相器214，强制节点240和晶体管202的栅极为负电压。因此，晶体管202尽可能快地被驱动，其只受P+结击穿电压的限制。因此，在ESD事件期间，PMOS箝位电路250使放电晶体管的栅极和负电压相连，使得晶体管202不经受门限电压(Vt)降落。由晶体管215和电容器209形成RC网络。经过一个几微秒的较大的时间间隔，RC网络保持反相器254的输入和NAND门252的第二输入为低。在没有ESD事件的期间内，RC网络还控制p沟道晶体管202的栅极(通过晶体管206)，使p沟道晶体管处于低电流状态。
和电路200类似，在ESD事件期间，二极管210和电容器212在触发电压达到之后，分别在3和4个门延迟之后翻转，不过，NAND门252的门延迟大于NOR门226的门延迟。此外NAND门必须被设计代替反相器220在一个临界电压下被触发。
二极管210从正向偏置向反向偏置的转变由于在其中存储电荷可能影响栅极的负偏置。对二极管210唯一的要求是其阴极接地或浮动。因而，图4示出了一种和图3的箝位电路250相似的箝位电路275。二极管210的阴极接下拉晶体管276，下拉晶体管276由反相器214的输出控制。因而，反相器214对电容器212充电，并控制晶体管276的偏置。如果晶体管276相对于电容器212的定时有问题，则可以增加一个小的反相器和反相器214并联，用于驱动晶体管276。注意反相器256和258被取消了，因为NAND门不需要控制二极管偏置。
因为在图2中PMOS晶体管202的初始状态是二极管降落或比地高的状态，当其栅极连接接地时可能经受一个不希望初始峰值电压。为减少这个峰值电压，二极管202的功能可以由两个晶体管292和293平均分担，如图5的箝位电路290所示。该电路的操作和箝位电路200类似，不过通过包括晶体管292减少了初始峰值电压。晶体管292的栅极不像晶体管293那样被驱动到负电压，但是却在晶体管293的栅极电压改变之前提供初始电流通路。反相器230和232被增大，以便驱动晶体管292的栅极。应当理解，晶体管292和293可被制成具有公共的源极区和漏极区，以便缩小死区。
图6说明箝位电路300的一个实施例，其中使用大的NMOS晶体管302作为可开关的电流吸收电路。晶体管的栅极，即节点320和控制电路相连，用于在ESD事件期间把栅极驱动到一个箝位电压，从而增加电流吸收能力。
如果在集成电路被处理或者被测试时(没有施加电源)在电源节点发生ESD事件，则反相器314的输入端通过电容器321被ESD电压脉冲拉高。应当理解，电容器321应当如此之小，使得当Vcc连接上的电压上升时，反相器314的输入端能够通过串联的晶体管316a-n快速地下降，这在下面还要详细解释。因而，NOR门324的一个输入端被反相器314拉低。NOR门的第二输入端通过反相器326和电容器305也和低电位相连。由于NOR门的输出为高，反相器326对电容器306充电。反相器326还使晶体管307截止。
当在Vcc连接上的电压上升时，串联连接的晶体管316使电容器321放电，并当达到触发电压时，把反相器314的输出转换为高状态。因此，NOR门324的输出响应反相器314的输出的改变而转换到低状态。二极管308被反向偏置，反相器312改变状态，从而使电容器306和Vcc节点相连。
电容器306作为激励电容器操作，其响应反相器312强制节点240和晶体管302的栅极为被箝位的正电压。节点320上的电压可被看作在电源节点的静电放电期间和晶体管302的栅极相连的控制电压。因此，晶体管302尽可能快地被驱动，其只受结击穿电压限制。因此，在ESD事件期间，NMOS箝位电路300把放电晶体管的栅极箝位到正电压，使得晶体管302不经受门限电压(Vt)降落。因为该电路旨在使用预定范围的Vcc操作，在ESD事件期间在晶体管302上的栅极电压可被确定为具有处于外部提供的电源电压的电压范围之外的电位。具体地说，晶体管的栅极控制电压具有大于在非ESD操作时即在正常操作期间上部电源电压Vcc的正电位。
注意在ESD事件期间，控制晶体管302的栅极的二极管308和电容器306在触发电压达到之后，分别经过2个和3个门延迟之后被翻转。因为门延迟相对于ESD的时间较短，所以这些门延迟是可以允许的。由晶体管304和电容器305形成一个RC网络。经过一个几微秒的较大的时间间隔，RC网络保持反相器309的输入和NOR门324的第二输入为高状态。在没有ESD事件的期间内，RC网络还控制n沟道晶体管302的栅极(通过晶体管307)，使n沟道晶体管处于低电流状态。
如果在稳定状态方式下在Vcc上遭受ESD脉冲，NOR门的两个输入变为低，和反相器312相连的电容器节点放电。二极管308使和其阴极相连的电容器306的节点充电。在晶体管316把反相器314的输入拉到低之后，反相器312使电容器306箝位，从而强制节点320箝位到正电压，如上所述。这便为ESD脉冲提供一个大电流放电通路。
图7是一个类似于图6的箝位电路300的箝位电路350，不过其适用于用NAND门354代替所述的NOR门324。节点320的初始偏置和图6的相同。该箝位电路以和箝位电路300基本相同的方式被设计，不过，其中反相器被取消了，或者按照NAND门354的要求作了改变。在这个实施例中，在ESD事件期间，在达到触发电压之后，分别经过1个和2个门延迟电容器310和二极管308翻转。注意二极管和电容器翻转的定时被改变了。不过，可以提供一个具有和图6的基本定时相同的定时的箝位的实施例。此外，NAND门的门延迟大于NOR门的门延迟。此外，代替图6的反相器314，NAND门必须被这样设计，使得其在临界电压下被触发。
图8是图4的箝位电路275在ESD事件期间的实验电压曲线。ESD事件由通过56欧姆的电阻和Vcc节点相连的上升时间为1ns的80V的脉冲确定。线400表示在Vcc节点上的电压。线402表示反相器214的输出，线403表示二极管210的阴极。线406是NAND门252的输出，并且晶体管202的栅极(节点240)由线404所示。在时刻T0在Vcc上引发80V的电压脉冲(上升时间为1ns)，节点240和反相器214的输出被耦联到高。在1ns内，NAND门252的输出被保持低。在这个时间期间，节点240被箝位，电容器212被反相器214充电。二极管210的阴极通过电阻276和地相连。在1个纳秒之后，NAND门252的输出被升高到足以触发反相器214，并且晶体管202的栅极被电容器212上的变化驱动到地电位以下。因此，箝位电路在ESD事件期间通过驱动下拉晶体管202的栅极为负值对Vcc连接箝位。
上面说明了能够对电源节点提供ESD保护的几种电压箝位电路。这种电路增加了ESD电源箝位电路在ESD事件期间吸收更大电流的能力。电压箝位电路包括放电晶体管，其被控制电路控制，使得在ESD事件期间在放电晶体管上不经受门限电压降。控制电路的各个实施例响应在被保护的电源节点上提供的电压进行操作。一个实施例提供p沟道MOS晶体管和用于把晶体管的栅极驱动到地电位或负电压的控制电路。另一个实施例提供n沟道MOS晶体管和用于驱动晶体管的栅极到一个大于正的电源电压Vcc的箝位电压的控制电路。因而，这样，使得控制电压处于被保护的电源节点的电压范围之外。
虽然上面说明了几个特定的实施例，但是，本领域普通技术人员应当理解，任何通过计算能够达到相同目的的实施例都可以代替上述的实施例。本申请旨在覆盖本发明的任何应用和改型。因此，本发明的范围只由所附权利要求及其等同物限定。

Claims (27)

1.一种电源箝位电路，其包括：
和电源节点相连的可开关的电流吸收晶体管；以及
和可开关的电流吸收晶体管的控制连接相连的控制电路，所述控制电路包括一个激励电容器，用于在电源节点上发生静电放电事件期间向控制连接提供控制电压，所述控制电压具有在外部提供的电源的电压范围之外的电位。
2.如权利要求1所述的电源箝位电路，其中响应在电源节点上的静电放电事件，控制电压具有负电位。
3.如权利要求1所述的电源箝位电路，其中控制电压产生一个大于所述外部提供的电源电压的正电位。
4.一种电源箝位电路，包括：
和电源节点相连的MOS晶体管的源极或漏极；以及
和MOS晶体管的栅极相连的控制电路，所述控制电路包括一个激励电容器，用于在电源节点上发生静电放电期间向栅极提供控制电压，所述控制电压通过所述MOS晶体管提供放电通路，其不仅不受MOS晶体管的门限电压降的限制，也不受在MOS晶体管的源极或漏极上的电压的限制。
5.如权利要求4所述的电源箝位电路，其中所述激励电容器和所述MOS晶体管的栅极相连。
6.如权利要求4所述的电源箝位电路，其中所述MOS晶体管是n沟道场效应晶体管，并且控制电压大于电源电压(Vcc)。
7.如权利要求4所述的电源箝位电路，其中MOS晶体管是p沟道场效应晶体管，控制电压是负电压。
8.如权利要求4所述的电源箝位电路，其中在静电放电事件期间，在达到触发电压之后经两个或几个门延迟控制电路提供控制电压。
9.一种电源箝位电路，包括：
p沟道晶体管，其被连接在电源节点和地之间，用于在电源节点发生静电放电期间提供放电通路；以及
包括和所述p沟道晶体管的栅极相连的激励电容器的控制电路，所述控制电路适用于在静电放电事件期间向p沟道晶体管的栅极提供负电位的控制电压。
10.如权利要求9所述的电源箝位电路，其中所述激励电容器具有和所述p沟道晶体管的栅极相连的第一端；
所述控制电路进一步包括和所述激励电容器的第二端相连的反相器，用于把所述第二端驱动到一个低电压。
11.如权利要求9所述的电源箝位电路，其中所述控制电路包括：
二极管，其阳极和p沟道晶体管的栅极相连，阴极和一个下拉晶体管的第一端相连，该下拉晶体管的第二端和地相连；
其中激励电容器具有和p沟道晶体管的栅极相连的第一端；
NAND门，具有通过电容器和电源节点相连的第一输入端和与包括晶体管和电容器的RC网络相连的第二端；以及
第一反相器，具有和所述NAND门的输出相连的一个输入，以及和所述激励电容器的第二端相连并和所述下拉晶体管的栅极相连的输出。
12.如权利要求9所述的电源箝位电路，其中所述控制电路包括：
具有和所述p沟道晶体管的栅极相连的阳极的二极管；
其中所述激励电容器具有和所述p沟道晶体管的栅极相连的第一端；
具有由一个RC网络驱动的第一输入节点的NOR门，该RC网络包括晶体管和电容器并且和NOR门的第一输入节点相连；
第一反相器，具有通过一个电容器和电源节点相连的输入节点和与NOR门的第二输入节点相连的输出节点；
第二反相器，具有和NOR门的输出节点相连的输入节点和与所述二极管的阴极相连的输出节点；
第三反相器，具有和第二反相器的输出节点相连的输入节点和与所述激励电容器的第二端相连的输出节点；以及
第二p沟道晶体管，其被连接在电源节点和地之间，用于提供第二放电通路，所述第二p沟道晶体管具有和NOR门的第一输入节点相连的栅极连接。
13.如权利要求9所述的电源箝位电路，其中控制电路包括：
具有和所述p沟道晶体管的栅极相连的阳极的二极管；
其中所述激励电容器具有和所述p沟道晶体管的栅极相连的第一端；
NOR门；
第一反相器，具有通过一个电容器和电源节点相连的输入节点和与所述NOR门的第一输入节点相连的输出节点；
RC网络，该RC网络包括晶体管和电容器并且和NOR门的第二输入节点相连；
第二反相器，具有和所述NOR门的输出节点相连的输入节点和与
所述二极管的阴极相连的输出节点；以及
第三反相器，具有和第二反相器的输出节点相连的输入节点和与所述激励电容器的第二端相连的输出节点。
14.如权利要求9所述的电源箝位电路，其中控制电路包括：
具有和所述p沟道晶体管的栅极相连的阳极的二极管；
其中所述激励晶体管具有和所述p沟道晶体管的栅极相连的第一端；
具有通过一个电容器和电源节点相连的第一输入节点的NAND门；
RC网络，该RC网络包括晶体管和电容器并且和NOR门的第二输入节点相连；
第一反相器，具有和NAND门的输出节点相连的输入节点；
第二反相器，具有和所述第一反相器的输出节点相连的输入节点和与所述二极管的阴极相连的输出节点；以及
第三反相器，具有和第二反相器的输出节点相连的输入节点和与所述激励电容器的第二端相连的输出节点。
15.如权利要求9所述的电源箝位电路，其中控制电路包括：
RC网络，所述RC网络包括晶体管和电容器并且被连接用于在非ESD事件期间控制所述p沟道晶体管，使所述p沟道晶体管处于低电流状态。
16.一种电源箝位电路，包括：
n沟道晶体管，其被连接在电源节点和地之间，用于在电源节点发生静电放电期间提供放电通路；以及
包括和所述n沟道晶体管的栅极相连的激励电容器的控制电路，所述控制电路适用于在静电放电事件期间向n沟道晶体管的栅极提供大于电源电压电位的控制电压。
17.如权利要求16所述的电源箝位电路，其中
所述激励电容器具有和所述n沟道晶体管的栅极相连的第一端；
所述控制电路还包括和所述激励电容器的第二端相连的反相器，用于把所述第二端驱动到一个高电压。
18.如权利要求16所述的电源箝位电路，其中所述控制电路包括：
二极管，其阴极和n沟道晶体管的栅极相连；
其中所述激励电容器具有和n沟道晶体管的栅极相连的第一端；
NOR门，具有和所述二极管的阳极相连的输出节点；
第一反相器，具有通过一个电容器和电源节点相连的一个输入节点和与所述NOR门的第一输入节点相连的输出节点；
RC网络，该RC网络包括晶体管和电容器并且和NOR门的第二输入节点相连；
第二反相器，具有和所述NOR门的输出节点相连的输入节点和与所述激励电容器的第二端相连的输出节点。
19.如权利要求16所述的电源箝位电路，其中所述控制电路包括：
具有和所述n沟道晶体管的栅极相连的阴极的二极管；
其中所述激励电容器具有和所述n沟道晶体管的栅极相连的第一端；
NAND门，具有通过一个电容器和电源节点相连的第一输入节点和与所述激励电容器的第二端相连的输出节点；
RC网络，该RC网络包括晶体管和电容器并且和NOR门的第二输入节点相连；以及
第一反相器，具有和NAND门的输出节点相连的输入节点和与二极管的阳极相连的输出节点。
20.如权利要求16所述的电源箝位电路，其中控制电路包括：
RC网络，所述RC网络包括晶体管和电容器并且被连接用于在非ESD事件期间控制所述n沟道晶体管，使所述n沟道晶体管处于低电流状态。
21.一种集成电路，其包括：
用于接收电源电压的电源节点；
用于实现预定功能的内部电路；
以及
用于在电源节点上发生静电放电事件期间提供放电通路的电源箝位电路，所述电源箝位电路包括：
和电源节点相连的晶体管，以及
包括和晶体管的栅极相连的激励电容器的控制电路，所述控制电路适用于在电源节点上发生静电放电期间向晶体管的栅极提供控制电压，所述控制电压在外部提供的电源电压的范围之外。
22.如权利要求21所述的集成电路，其中所述晶体管是n沟道场效应晶体管，所述控制电压大于电源节点被箝位的电压。
23.如权利要求21所述的集成电路，其中所述晶体管是p沟道场效应晶体管，所述控制电压是一个负电压。
24.如权利要求21所述的集成电路，其中集成电路是一种处理器电路。
25.一种用于使集成电路内静电放电脉冲放电的方法，所述方法包括以下步骤：
在静电放电事件期间提供控制电压，所述控制电压具有处于通常在电源节点上外部提供的电源电压的电压范围之外的电势；
响应所述控制电压启动和电源节点相连的可开关的电流吸收电路；以及
通过在可开关的电流吸收电路中的放电通路使静电放电脉冲接地。
26.如权利要求25所述的方法，其中可开关的电流吸收电路是pMOS晶体管，控制电压是一个负电压。
27.如权利要求25所述的方法，其中可开关的电流吸收电路是nMOS晶体管，控制电压是一个大于电源节点被箝位之后的正电压。
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