KR100230409B1 - 반도체 메모리의 정전기 방전 트랜지스터의 레이아웃 배치방법 - Google Patents

Abstract

본 발명에 따른 반도체 메모리의 정전기 방전 트랜지스터의 레이아웃 배치방법이 개시된다.

데이터 출력단을 포함한 입출력 전용 접지 파워라인과 주변회로 전용 접지 파워라인으로 이루어진 반도체 메모리 장치의 정전기 방전 트랜지스터의 레이아웃 배치방법은 상기 입출력 전용 접지 파워라인에 드레인단을 연결시키고, 상기 주변회로 전용 접지 파워라인에 게이트단과 소스단을 연결시킨 상기 정전기 방지 트랜지스터를 상기 데이터 출력단의 내부회로에 위치하도록 각각 배치시킴을 특징으로 한다.

따라서, 상술한 바와 같이 본 발명에 의하면, 패키지된 칩 내부에 충전된 전하가 방전되는 경로가 최소화됨으로써, 확실하게 정전기를 방전시킬 수 있는 효과를 갖는다.

Description

반도체 메모리의 정전기 방전 트랜지스터의 레이아웃 배치방법

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 반도체 메모리의 정전기 방전 트랜지스터의 레이아웃 배치방법에 관한 것이다.

정전기(EDS;Electro Static Discharge)는 여러 가지 형태로 인간에게 영향을 준다. 보통 일상생활에서의 정전기는 우리에게 큰 해를 끼치지는 않으나, 반도체의 경우는 때에 따라 제품에 치명적인 영향을 미치는 존재이다.

번개가 피뢰침을 통해 땅속으로 흡수되듯이 정전기가 발생되면 무조건 회로의 기준접지로 흡수되어야 한다. 이런 근거로 정전기가 반도체 칩에 인가되었을 때 가급적 내부회로에 영향을 주지 않고 곧 바로 정전기 보호회로를 통해 방전되게끔 하는 것이 정전기에 대한 보호기술이다. 즉, 정전기 보호라함은 흘러 들어오는 정전기 전류를 막는 것이 아니라 가능한 한 빨리 흘려 보내는 것을 말한다.

정전기의 실체는 전류이며, 이 전류 스트레스에 의해 칩이 손상을 받게 된다. 정전기는 그 발생원이 무엇이냐에 따라 특성을 달리하는데 반도체 칩이 파괴되는 주요원인은 아주 짧은 시간 내에 많은 에너지가 실리콘에 가해지기 때문이다. 이 현상을 전기적으로 해석하여 가설을 세운 몇가지 모델 중의 하나가 CDM(Charged Device Model)이다.

CDM은 칩이 정전기에 의해 파괴되는 현상이 점점 많아지고 보호회로도 새로운 기능을 필요로 하기 때문에 더욱 관심사가 되고 있다. 패키지 된 반도체 메모리 칩은 자체적으로 높은 전위를 충전하고 있으며, 저장된 에너지는 핀의 하나가 접지될 때 방전을 하게 된다. 즉, 정전기에 의한 파괴원리는 칩이 운송과정 등에서 마찰에 의해 칩 자체가 대전되어 있다가 조립 등의 과정에서 소켓이나 도전체에 닿으면서 방전을 하게 되고, 이 때 전류의 방전경로가 된 칩의 특정 핀이 데미지를 받게 되는 것이다.

CDM의 대표적인 특징은 펄스의 상승시간이 1ns 이하로 다른 모델에 비해 빠르다. 즉, 한 번의 방전에 수 암페어까지 도달한다. 따라서 칩의 핀보호회로가 동작되어 방전경로를 만들기 전에 인가된 정전기가 칩 내부회로를 타고들어 데미지를 주게되는 경우가 많은데, 파괴부위는 주로 MOS TR의 게이트나 필드 옥사이드가 된다. 게이트 옥사이드에 발생하는 데미지는 빠른 트랜지션을 갖는 펄스와 메탈 라인의 자기 인덕턴스에 의한 전압 강하로 인한 스트레스성 멜팅 현상에 의한 것이다. 일반적인 입출력 정전기 방전 보호 회로는 이런 종류의 펄스를 충분히 보호하지 못한다. 그 이유는 이 회로가 트랜지스터의 동작시간(수 ms)에 제한을 받기 때문이다. 정전기 보호회로는 그라운드를 기준으로 정전기가 양(+)의 특성이면 순방향 다이오드인 Vcc로 방전경로를 갖게 되며, 음(-)의 특성이면 그라운드 방향의 다이오드로 방전경로를 갖게 된다. 물론 전기적인 특성 때문에 한쪽 방향의 보호회로를 사용하지 못하는 경우도 있는데, 이런 경우는 나머지 한쪽 방향의 보호회로가 순방향과 역방향 정전기를 모두 소화시켜야 하는 어려운 문제가 발생한다. 대부분의 정전기 보호회로는 pn접합의 다이오드가 사용되며, 순방향 방전에서는 인가되는 전압이 커질수록 전류흐름은 지수함수적으로 증가되므로 전혀 문제가 되지 않는다.

도 1은 반도체 메모리 장치의 리드 프레임을 설명하기 위한 도면으로서, 16 핀을 갖는 경우를 설명한다.

도 1에 도시된 반도체 메모리 장치에 있어서, 참조부호 10a는 입출력용 접지 파워라인(I/O Vss power line)을, 참조부호 10b는 주변회로용 접지 파워라인(PERI Vss power line)을, 참조부호 12a는 입출력 접지 파워라인의 패드(I/O Vss PAD)를, 참조부호 12b는 주변회로용 접지 파워라인의 패드(PERI Vss PAD)를, 참조부호 14는 입출력 구동회로부를 각각 나타낸다.

SRAM, 특히 slow SRAM에 있어서, 리드 동작시 데이터를 출력할 때 발생되는 노이즈(여기서는 Vcc 파워레벨의 드랍, Vss 파워레벨의 상승을 의미)의 감소를 위해 파워라인을 입출력용과 주변회로용으로 분리하여 사용하는 것이 일반화되어 있다. 이 방법은 패키지된 칩의 내부에 충전된 전하가 방전되는 경로가 상당히 길어짐으로써 CDM 불량의 주된 원인이 된다. 현재 CDM에 의한 불량은 주로 Positive 모드보다 Nagative 모드에서 더욱 취약하고 데이터 입출력 핀에서 주로 발생된다. 이에 대한 대책으로 입출력 구동용 파워라인과 주변회로용 파워라인을 분리하던 것을 다시 연결하여 저항이 발생되는 경로를 짧게 하는 방법을 채택하고 있으나. 이 방법은 CDM 불량에 대한 확실한 개선은 할 수 있으나 노이즈에 대해서는 상대적으로 취약하다. 또한, 다른 방법으로는 도 2에 도시된 바와 같은 방법을 채택하고 있다.

도 2는 반도체 메모리의 정전기 방전을 위한 종래의 CDM 불량 방지용 트랜지스터의 배치방법을 설명하기 위한 도면이다.

도 2에 도시된 바와 같이, 접지 파워라인들 사이에 CDM 불량 방지용 트랜지스터(16)를 주변회로용 접지 파워라인을 기준으로 입출력 구동용 접지 파워라인에 순방향으로 연결한다. 여기서, CDM 불량 방지용 트랜지스터(16)는 다이오드의 특성을 가지며, 드레인단을 입출력 구동용 접지 파워라인(10a)에 연결시키고, 소스와 게이트단을 주변회로용 접지 파워라인(10b)에 연결시킨다. 이 방법은 접지 파워패드(12a)(12b)의 주변에 트랜지스터(16)를 배치하는 방법으로서, 어느 정도의 CDM 불량에 대한 개선을 할 수 있으나 트랜지스터(16)와 거리가 긴 데이터 입출력 핀의 경우는 확실한 개선이 되지 않는 단점을 가지고 있다.

본 발명은 상술한 문제점을 해결하기 위해 창출된 것으로서, 반도체 메모리 장치의 데이터 입출력단의 단위회로 블록 내에 CDM 불량 방지용 트랜지스터를 배치하여 칩 내부에 충전된 전하가 방전되는 경로를 최소화함으로써, 정전기로부터 칩을 보호할 수 있는 정전기 방전 트랜지스터의 레이아웃 배치방법을 제공하는 것을 그 목적으로 한다.

도 1은 반도체 메모리 장치의 리드 프레임을 설명하기 위한 도면이다.

도 2는 반도체 메모리의 정전기 방전을 위한 종래의 CDM 불량 방지용 트랜지스터의 배치방법을 설명하기 위한 도면이다.

도 3은 본 발명에 따른 반도체 메모리의 정전기 방전을 위한 CDM 불량 방지용 트랜지스터의 배치방법을 설명하기 위한 도면이다.

도 4는 본 발명에 따른 반도체 메모리의 정전기 방전을 위한 CDM 불량 방지용 트랜지스터의 상세한 배치방법을 설명하기 위한 도면이다.

상기의 목적을 달성하기 위한 본 발명에 따른 데이터 출력단을 포함한 입출력 전용 접지 파워라인과 주변회로 전용 접지 파워라인으로 이루어진 반도체 메모리 장치의 정전기 방전 트랜지스터의 레이아웃 배치방법은 상기 입출력 전용 접지 파워라인에 드레인단을 연결시키고, 상기 주변회로 전용 접지 파워라인에 게이트단과 소스단을 연결시킨 상기 정전기 방지 트랜지스터를 상기 데이터 출력단의 내부회로에 위치하도록 각각 배치시킴을 특징으로 한다.

본 발명에 있어서, 상기 정전기 방지 트랜지스터를 상기 데이터 출력단의 패드와 패드 사이에 위치하도록 각각 각각 배치시킴을 특징으로 한다.

본 발명에 있어서, 상기 정전기 방지 트랜지터를 상기 데이터 출력단의 적어도 한 개 이상의 입출력 패드의 사이마다에 위치하도록 각각 배치시킴을 특징으로 한다.

본 발명에 있어서, 상기 정전기 방지 트랜지스터와 상기 데이터 출력단의 트랜지스터를 연결함에 있어, 저항성분이 최소화되도록 배치함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.

도 3은 본 발명에 따른 반도체 메모리의 정전기 방전을 위한 CDM 불량 방지용 트랜지스터의 배치방법을 설명하기 위한 도면이다.

본 발명에서는 CDM 불량 방지용 트랜지스터(16)를 각각의 데이터 입출력 구동부(14)내에 위치하도록 레이아웃을 배치한다.

도 4는 본 발명에 따른 반도체 메모리의 정전기 방전을 위한 CDM 불량 방지용 트랜지스터의 상세한 배치방법을 설명하기 위한 도면이다.

도 4에 도시된 바와 같이, 데이터 입출력 구동부(14)는 풀업 트랜지스터와 풀다운 트랜지스터의 직렬 연결로 이루어지고, Vcc 전압이 풀업 트랜지스터에 공급되고, 접지 전압(Vss)이 풀다운 트랜지스터에 공급된다. 또한, 입출력 패드(18)는 풀업 트랜지스터와 풀다운 트랜지스터의 연결점에 있으며, CDM 불량 방지용 트랜지스터(16)의 드레인단은 입출력 접지 파워라인(10a)에 연결되며, 게이트단과 소스단은 주변 회로용 접지 파워라인(10b)에 연결되도록 구성한다.

따라서, 입출력 패드(18)에 소정의 전기적인 접촉이 일어나면, 칩 내부에 충전된 정전기는 입출력 접지 파워라인(10a)와 CDM 불량 방지용 트랜지스터(16)를 통해 주변회로용 접지 파워라인(10b)를 통해 방전된다. 또한, 본 발명에서는 각각의 입출력 구동부(14)마다 CDM 불량 방지용 트랜지스터(16)를 배치하기 때문에 어떤 데이터 입출력 데이터 핀에 발생된 정전기도 빠르게 방전된다.

또한, 입출력 구동부(14)의 NMOS 트랜지스터와 CDM 정전 방지용 트랜지스터의 연결시 저항 성분이 최대한 적도록 배치한다.

본 발명에 대한 다른 실시예로서, CDM정전기 방지용 트랜지스터의 레이아웃 배치 방법에 있어서, 입출력 패드(18)의 사이마다에 배치하거나, 또는 하나 또는 두개의 입출력 패드(18)의 사이마다에 배치할 수 있다.

상술한 바와 같이 본 발명에 따른 반도체 메모리의 정전기 방전 트랜지스터의 레이아웃 배치방법에 의하면, 패키지된 칩 내부에 충전된 전하가 방전되는 경로가 최소화됨으로써, 확실하게 정전기를 방전시킬 수 있는 효과를 갖는다.

Claims (4)

1. 데이터 출력단을 포함한 입출력 전용 접지 파워라인과 주변회로 전용 접지 파워라인으로 이루어진 반도체 메모리 장치의 정전기 방전 트랜지스터의 레이아웃 배치방법에 있어서,

   상기 입출력 전용 접지 파워라인에 드레인단을 연결시키고, 상기 주변회로 전용 접지 파워라인에 게이트단과 소스단을 연결시킨 상기 정전기 방지 트랜지스터를 상기 데이터 출력단의 내부회로에 위치하도록 각각 배치시킴을 특징으로 하는 정전기 방전 트랜지스터의 레이아웃 배치방법.
2. 제1항에 있어서, 상기 정전기 방지 트랜지스터를 상기 데이터 출력단의 패드와 패드 사이에 위치하도록 각각 각각 배치시킴을 특징으로 하는 정전기 방전 트랜지스터의 레이아웃 배치방법.
3. 제2항에 있어서, 상기 정전기 방지 트랜지터를 상기 데이터 출력단의 적어도 한 개 이상의 입출력 패드의 사이마다에 위치하도록 각각 배치시킴을 특징으로 하는 정전기 방전 트랜지스터의 레이아웃 배치방법.
4. 제3항에 있어서, 상기 정전기 방지 트랜지스터와 상기 데이터 출력단의 트랜지스터를 연결함에 있어, 저항성분이 최소화되도록 배치함을 특징으로 하는 정전기

   방전 트랜지스터의 레이아웃 배치방법.

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