JP3800501B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、例えば、データ出力バッファ及びデータ入力バッファを備える大規模集積回路装置ならびにそのデバイス帯電モデルによる静電破壊防止技術に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
図２０に示すように、保護回路を備えた出力回路の例として特開平５−１２８８７２号公報がある。この保護回路は、電源ＶＣＣあるいは、接地電位を基準に信号出力端子Ｄout に静電放電時のような負極性の高い電圧パルスが印加された場合、トランジスタ（ＭＯＳＦＥＴ）Ｑ２のゲートとドレイン又はドレインとソース間に負極性の高い電圧が印加されて、ドレインとゲート間のゲート絶縁膜破壊を防止するために、トランジスタＱ３とＱ４が設けられるものである。
【０００３】
これらの保護トランジスタＱ３とＱ４は、上記出力用のトランジスタＱ１とＱ２のゲートと出力端子Ｄout が接続された出力ノードとの間に設けられ、ゲートに回路の接地電位が与えられている。そして、そのチャンネル長をパンチスルーが生じない程度で短くして、出力端子Ｄout に負極性の静電放電電圧が印加されたとき、導通状態になって出力用のトランジスタＱ１とＱ２のゲート電圧を出力端子Ｄout と同レベルまで低下させる。
【０００４】
【発明が解決しようとする課題】
デバイスの静電破壊は、静電気放電（Electro-static Discharge；ＥＳＤ）により起こる。このＥＳＤ現象は次のような三つに分類される。（１）人体モデル(Human Body Model ；HBD)、（２）デバイス帯電モデル(Charge Device Model；CDM)、（３）電界誘導モデル(Field Induced Model) がある。このうち、デバイス帯電モデルには、パッケージ帯電モデル(Charge Package Model ；CPM)も含まれる。このうち、（３）電界誘導モデルは、事例が少ないためにあまり問題にされてはいない。
【０００５】
人体モデルは、静電気で帯電した人がデバイスに接触し、デバイスのピンに放電するモデルをいい、このとき、他のピンが接地されているなど、何らかの電位に接続されている場合、放電電流がデバイス内を貫通してデバイスを破壊に至らしめる。あるいは、帯電した人がデバイスを手で持った状態で、デバイスのピンを金属板に接触させた場合も同様な現象が生じる。この人体モデルによる試験回路は、人体を静電容量（キャパシタ）として、それに充電を行い、抵抗を皮膚抵抗値に置き換えてデバイスのピンに接続して、電圧パルスを印加させるものである。上記公報のＥＳＤ保護回路は、外部端子に負極性の高電圧パルスが印加されたときを問題とするものであるため、上記の人体モデルを前提としたものであるということができる。
【０００６】
近年の自動化技術の進展に伴い、デバイスを人間の手で扱うことが少なく人体モデルによるＥＳＤ破壊対策の必要性は低くなるのに対して、上記ＩＣ試験工程の自動化や機器組み立て工程の自動化によって、デバイスの搬送時におけるパッケージの摩擦や帯電した製造装置等への接触によってデバイス自体が帯電するという、上記のデバイス帯電モデルによる帯電が多発する傾向にある。
【０００７】
このデバイス帯電モデルは、図１８に示すように、デバイス（ＬＳＩ）が帯電した絶縁体に接近すると、Ａのように静電誘導によってデバイスの導体部全部（チップ、リードフレーム、ワイヤなどのすべて）が一様に帯電する。そして、Ｂのように誘導電荷が放電するときに静電破壊が生じる。あるいは、Ｂの誘導電荷の放電の結果として、Ｃのようにデバイスに実帯電が発生し、これが図１９のようにリードが接地されるときに放電が発生して静電破壊が生じる。このように帯電モデルによるＥＳＤ破壊は、デバイスの導体部に一様に帯電した電荷が、放電ピンのパッドに集中して起こるものである。
【０００８】
つまり、帯電モデルでは、パッケージの摩擦や上記のような絶縁体の正又は負の帯電に応じて負又は正のいずれにも帯電するので、それぞれに対応した対策が必要となる。そして、上記のような実帯電状態に対しては内部ノードに電荷が閉じ込まれることになるために、保護用のＭＯＳＦＥＴ自体も保護の対象となるものである。したがって、上記公報のように人体モデルによる負極性の高電圧パルスのみに対する対策では不十分であることの他、保護用のトランジスタのチャンネル長を短く形成するものであるので、上記のようなデバイス帯電モデルにおいては保護用のトランジスタが先に破壊されやすく、信頼性に欠けるという問題を有するものである。
【０００９】
この発明の目的は、デバイス帯電による出力回路又は入力回路のＥＳＤ破壊に対する保護回路を備えた半導体装置を提供することにある。
【００１０】
この発明の他の目的は、チップサイズを大きくすることなく、効果的にデバイス帯電による出力回路又は入力回路のＥＳＤ破壊に対する保護を可能にした半導体装置を提供することにある。
【００１１】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち１つの代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、外部端子に一方のソース又はドレインが接続された出力ＭＯＳＦＥＴのゲートと上記外部端子の間に設けられて、ゲートが高電圧側電源端子に接続されて上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＰチャンネル型の第１保護用ＭＯＳＦＥＴ、又はそのゲートが低電圧側電源端子に接続され、上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＮチャンネル型の第２保護用ＭＯＳＦＥＴを設ける。
【００１３】
上記手段によれば、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により出力ＭＯＳＦＥＴのゲート側の電荷も放電させることができるのでＥＳＤ破壊を防止することができる。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち他の１つの代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、外部端子にゲートが接続された入力ＭＯＳＦＥＴの出力信号が得られるソース又はドレインと上記外部端子との間に、そのゲートが高電圧側電源端子に接続されたＰチャンネル型の第３保護用ＭＯＳＦＥＴ又はそのゲートが低電圧側電源端子に接続されたＮチャンネル型の第４保護用ＭＯＳＦＥＴを設ける。
【００１５】
上記手段によれば、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により入力ＭＯＳＦＥＴの出力ノードであるソース又はドレイン側の電荷も放電させることができるのでＥＳＤ破壊を防止することができる。
【００１６】
【発明の実施の形態】
図１には、この発明に係るデータ出力バッファＤＯＢの一実施例の回路図が示されている。同図の各回路素子は、他の同様な複数のデータ出力バッファや図示しない入力バッファ及び内部回路とともに、ダイナミック型ＲＡＭ等のような大規模集積回路装置ＬＳＩに形成される。それ故、図１の各回路素子は、公知の半導体集積回路の製造技術によって、大規模集積回路装置ＬＳＩを構成する他の回路素子とともに１個の単結晶シリコンのような半導体基板面上に形成される。
【００１７】
この実施例においては、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。また、以下の記述では、対応するボンディングパッド及びボンディングワイヤ等を含めて外部端子と称する。また、本願においてＭＯＳＦＥＴは、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）の意味で用いている。
【００１８】
図１において、この実施例のデータ出力バッファＤＯＢは、回路の高電位側電源電圧つまり電源電圧ＶＣＣと外部端子つまりデータ出力端子Ｄｏｕｔとの間に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＮ１と、データ出力端子Ｄｏｕｔと回路の低電位側電源電圧つまり接地電位ＶＳＳとの間に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＮ２とを含む。このうち、出力ＭＯＳＦＥＴＮ１のゲートつまり内部ノードｎａは、ノア（ＮＯＲ）ゲートＮＯ１の出力端子に結合され、出力ＭＯＳＦＥＴＮ２のゲートつまり内部ノードｎｂは、ノアゲートＮＯ２の出力端子に結合される。ノアゲートＮＯ２の一方の入力端子には、データ出力バッファＤＯＢの図示されない前段回路から内部出力信号ＯＤが供給され、ノアゲートＮＯ１の一方の入力端子には、そのインバータＶ１による反転信号が供給される。ノアゲートＮＯ１及びＮＯ２の他方の入力端子には、図示されないタイミング発生回路から内部制御信号ＤＯＣのインバータＶ２による反転信号が共通に供給される。
【００１９】
これにより、出力ＭＯＳＦＥＴＮ１は、ノアゲートＮＯ１の出力信号がハイレベルとされるとき、言い換えるならば内部制御信号ＤＯＣがハイレベルとされかつ内部出力信号ＯＤがハイレベルとされるときオン状態となり、データ出力端子Ｄｏｕｔを電源電圧ＶＣＣよりそのしきい値電圧分だけ低い（ＶＣＣ−Ｖth) ハイレベルとする。一方、出力ＭＯＳＦＥＴＮ２は、ノアゲートＮＯ２の出力信号がハイレベルとされるとき、言い換えるならば内部制御信号ＤＯＣがハイレベルとされかつ内部出力信号ＯＤがロウレベルとされるときオン状態となり、データ出力端子Ｄｏｕｔを接地電位ＶＳＳのようなロウレベルとする。
【００２０】
この実施例において、データ出力バッファＤＯＢは、出力ＭＯＳＦＥＴＮ１のゲートつまり内部ノードｎａとデータ出力端子Ｄｏｕｔとの間に設けられる保護用ＮチャンネルＭＯＳＦＥＴＮ３と、出力ＭＯＳＦＥＴＮ２のゲートつまり内部ノードｎｂとデータ出力端子Ｄｏｕｔとの間に設けられる保護用ＮチャンネルＭＯＳＦＥＴＮ４が設けられる。これらの保護用ＭＯＳＦＥＴＮ３及びＮ４のゲートには、回路の低電位側電源電圧つまり接地電位ＶＳＳが共通に供給される。これにより、ＭＯＳＦＥＴＮ３及びＮ４は、大規模集積回路装置ＬＳＩの通常の動作状態において定常的にオフ状態とされ、データ出力バッファＤＯＢの動作に影響を与えないものとされる。
【００２１】
上記出力ＭＯＳＦＥＴＮ１のゲートつまり内部ノードｎａとデータ出力端子Ｄｏｕｔとの間に設けられる保護用ＰチャンネルＭＯＳＦＥＴＰ１と、出力ＭＯＳＦＥＴＮ２のゲートつまり内部ノードｎｂとデータ出力端子Ｄｏｕｔとの間に設けられる保護用ＰチャンネルＭＯＳＦＥＴＰ２が設けられる。これらの保護用ＭＯＳＦＥＴＰ１及びＰ２のゲートには、回路の高電位側電源電圧ＶＣＣに共通に接続される。これにより、ＭＯＳＦＥＴＰ１及び１Ｐ２、大規模集積回路装置ＬＳＩの通常の動作状態において定常的にオフ状態とされ、データ出力バッファＤＯＢの動作に影響を与えないものとされる。
【００２２】
パッケージ封入を終えた大規模集積回路装置ＬＳＩは、試験工程や機器組み立て工程におけるパッケージの摩擦や帯電した製造装置等への接触等によってデバイス自体が帯電するいわゆるデバイス帯電モデルによる帯電を受ける。このパッケージの帯電は、静電誘導によってデータ出力バッファＤＯＢの内部ノードｎａ〜ｎｅを例えば比較的大きな絶対値の正又は負電位に帯電させる。そして、デバイス帯電により内部ノードｎｄつまりデータ出力端子Ｄｏｕｔに蓄積された正電荷又は負電荷は、製造工程においてデータ出力端子Ｄｏｕｔが治工具や人体等の導体に接触することにより放電して低電位となるのに対して、内部ノードｎａやｎｂは前記保護用のＭＯＳＦＥＴがないときには放電経路がないので、出力ＭＯＳＦＥＴＮ１のゲート及びソース間ならびに出力ＭＯＳＦＥＴＮ２のゲート及びドレイン間には、内部ノードｎａ及びｎｂの帯電電圧に相当する比較的大きな正電圧又は負電圧が印加されることになる。
【００２３】
この実施例の保護用のＮチャンネルＭＯＳＦＥＴＮ３及びＮ４は、そのゲートつまり内部ノードｎｅがデバイス帯電により正の高電圧とされたとき、そのソースつまりデータ出力端子Ｄｏｕｔの電位が導体接触にともなう放電により低下することでオン状態となる。これにより、内部ノードｎａ及びｎｂに蓄積された電荷は、これらのＭＯＳＦＥＴＮ３及びＮ４を介して放電されて低電位となる。この結果、上記のようなデバイス帯電による正の高電圧に対しては、出力ＭＯＳＦＥＴＮ１のゲート・ソース間電圧及び出力ＭＯＳＦＥＴＮ２のゲート・ドレイン間電圧を小さくしてその酸化膜破壊を防止し、大規模集積回路装置ＬＳＩの信頼性を高めることができるものとなる。
【００２４】
この実施例の保護用のＰチャンネルＭＯＳＦＥＴＰ１及びＰ２は、そのゲートつまり内部ノードｎｅがデバイス帯電により負の高電圧とされたとき、そのソースつまりデータ出力端子Ｄｏｕｔの電位が導体接触にともなう放電により低下することでオン状態となる。これにより、内部ノードｎａ及びｎｂに蓄積された電荷は、これらのＭＯＳＦＥＴＰ１及びＰ２を介して放電されて低電位となる。この結果、上記のようなデバイス帯電による負の高電圧に対しては、出力ＭＯＳＦＥＴＮ１のゲート・ソース間電圧及び出力ＭＯＳＦＥＴＮ２のゲート・ドレイン間電圧を小さくしてその酸化膜破壊を防止し、大規模集積回路装置ＬＳＩの信頼性を高めることができるものとなる。
【００２５】
出力ＭＯＳＦＥＴＮ１及びＮ２は、内部ノードｎａやｎｂに正の高電圧が発生したとき、放電によりデータ出力端子Ｄｏｕｔの電位が低下してからそのゲートつまり上記内部ノードｎａ及びｎｂの電位が低下するまでの間、一時的にオン状態となる。この間、内部ノードｎｃつまり電源電圧供給点ＶＣＣと内部ノードｎｅつまり接地電位供給点ＶＳＳに蓄積された正電荷は、出力ＭＯＳＦＥＴＮ１及びＮ２とデータ出力端子Ｄｏｕｔを介してそれぞれ放電され、これによって内部ノードｎｃ及びｎｅの電位も低下する。また、デバイス帯電により負電圧に帯電されたときにも、内部ノードｎａやｎｂの放電による電位上昇に伴い、出力ＭＯＳＦＥＴＮ１やＮ２が一時的にオン状態となって内部ノードｎｃつまり電源電圧供給点ＶＣＣと内部ノードｎｅつまり接地電位供給点ＶＳＳに蓄積された負電荷を放電させる。
【００２６】
図２には、図１のデータ出力バッファＤＯＢの一実施例の部分的な平面配置図が示されている。同図には、上記出力ＭＯＳＦＥＴＮ１及びＮ２と、保護用のＮチャンネルＭＯＳＦＥＴＮ３とＮ４が代表として例示的に示されている。同図をもとに、この実施例のデータ出力バッファＤＯＢの部分的なレイアウトの概要ならびにその特徴について説明する。なお、図２では、一点鎖線によってウェル領域が示され、最も細い実線によって拡散層が示される。また、破線によってゲート層が示され、やや太い実線と最も太い実線によって第１層及び第２層のアルミニウム配線層がそれぞれ示される。
【００２７】
図２において、この実施例のデータ出力バッファＤＯＢを構成する出力ＭＯＳＦＥＴＮ１は、Ｎ型半導体基板面上のＰ型ウェル領域ＰＷＥＬＬ内に形成されたＮ型拡散層ＮＤ１をそのソース及びドレインとする。このＮ型拡散層ＮＤ１は、例えばポリシリコンからなり四つに分岐されたゲート層ＦＧ１によって５分割される。このうち、最も左側の部分と中央部分ならびに最も右側の部分は、第１層のアルミニウム配線層ＡＬ１４，ＡＬ１６及びＡＬ１８と対応する複数のコンタクト及びスルーホールを介して、内部ノードｎｃつまり電源電圧供給点ＶＣＣとなる第２層のアルミニウム配線層ＡＬ２１に結合される。また、残り二つの部分は、対応する複数のコンタクトを介して第１層のアルミニウム配線層ＡＬ１５及びＡＬ１７にそれぞれ結合された後、対応する複数のスルーホールを介して内部ノードｎｄとなる第２層のアルミニウム配線層ＡＬ２３に結合される。アルミニウム配線層ＡＬ２３は、図示されないボンディングパッドに結合され、さらにボンディングワイヤを介してデータ出力端子Ｄｏｕｔに結合される。ＭＯＳＦＥＴＮ１のゲートとなるゲート層ＦＧ１は、複数のコンタクトを介して、内部ノードｎａとなる第１層のアルミニウム配線層ＡＬ１３に結合される。
【００２８】
同様に、データ出力バッファＤＯＢを構成する出力ＭＯＳＦＥＴＮ２は、Ｐ型ウェル領域ＰＷＥＬＬ内に形成されたＮ型拡散層ＮＤ２をそのソース及びドレインとする。このＮ型拡散層ＮＤ２は、やはり四つに分岐されたゲート層ＦＧ２によって５分割される。このうち、最も左側の部分と中央部分ならびに最も右側の部分は、第１層のアルミニウム配線層ＡＬ１９，ＡＬ１Ａ及びＡＬ１Ｂと対応する複数のコンタクト及びスルーホールを介して、内部ノードｎｅつまり接地電位供給点ＶＳＳとなる第２層のアルミニウム配線層ＡＬ２２に結合される。また、残り二つの部分は、対応する複数のコンタクトを介して第１層のアルミニウム配線層ＡＬ１２及びＡＬ１５にそれぞれ結合された後、対応する複数のスルーホールを介して上記第２層のアルミニウム配線層ＡＬ２３に結合される。ＭＯＳＦＥＴＮ２のゲートとなるゲート層ＦＧ２は、複数のコンタクトを介して、内部ノードｎｂとなる第１層のアルミニウム配線層ＡＬ１１に結合される。
【００２９】
静電破壊防止のために設けられる保護用のＭＯＳＦＥＴＮ３及びＮ４は、Ｐ型ウェル領域ＰＷＥＬＬ内に形成されたＮ型拡散層ＮＤ３をそのソース及びドレインとする。このＮ型拡散層ＮＤ３は、ポリシリコンからなり二つに分岐されたゲート層ＦＧ３によって３分割される。このうち、ＭＯＳＦＥＴＮ３のドレインとなる最も右側の部分は、複数のコンタクトを介して、内部ノードｎａとなる上記第１層のアルミニウム配線層ＡＬ１３に結合される。また、ＭＯＳＦＥＴＮ４のドレインとなる最も左側の部分は、複数のコンタクトを介して、内部ノードｎｂとなる上記第１層のアルミニウム配線層ＡＬ１１に結合される。そして、ＭＯＳＦＥＴＮ３及びＮ４のソースとなる中央部分は、複数のコンタクトを介して第１層のアルミニウム配線層ＡＬ１２に結合された後、複数のスルーホールを介して内部ノードｎｄとなる第２層のアルミニウム配線層ＡＬ２３に結合される。ＭＯＳＦＥＴＮ３及びＮ４のゲートとなるゲート層ＦＧ３は、複数のコンタクトを介して上記第１層のアルミニウム配線層ＡＬ１Ａに結合された後、接地電位供給点ＶＳＳとなる第２層のアルミニウム配線層ＡＬ２２に結合される。
【００３０】
以上のように、この実施例では、出力ＭＯＳＦＥＴＮ１及びＮ２の酸化膜破壊を防止するためのＭＯＳＦＥＴＮ３及びＮ４が、出力ＭＯＳＦＥＴＮ１及びＮ２と同一のＰ型ウェル領域ＰＷＥＬＬ内に近接して配置されるため、ＭＯＳＦＥＴＮ３及びＮ４と出力ＭＯＳＦＥＴＮ１及びＮ２との間の配線抵抗を小さくし、その静電破壊防止効果を高めることができるとともに、ＭＯＳＦＥＴＮ３のソースとなるＮ型拡散層ＮＤ３の最も右側の部分と出力ＭＯＳＦＥＴＮ１のソースとしてデータ出力端子Ｄｏｕｔに結合されるＮ型拡散層ＮＤ１の左から２番目の部分とが、Ｎ型拡散層ＮＤ１の最も左側の部分をはさんで、言い換えるならば互いに隣接しないように配置され、これによって比較的高電圧の印加が予想されるこれらの内部ノード間の破壊耐圧を高めることができるものとなる。
【００３１】
図３には、上記図２のａ−ａ’線での一実施例の概略素子構造断面図が示されている。出力ＭＯＳＦＥＴＮ１（Ｎ２は図示されない）が形成されるウェル領域ＰＷＥＬＬに、保護用のＮチャンネルＭＯＳＦＥＴＮ３とＮ４が形成される。Ｌ１〜Ｌ８は、これらのＭＯＳＦＥＴのソース，ドレインを構成するＮ型拡散層である。
【００３２】
ＬＯＣＯＳ酸化膜２を介して隣接して配置されるＮ型拡散層Ｌ３とＬ４は、
ＰＷＥＬＬをベースとしてた寄生ラテラルＮＰＮトランジスタを構成するので、拡散層Ｌ３又はＬ４のどちらか一方にだけ出力ノードｎｄを接続しないようにする必要がある。あるいは、Ｌ３又はＬ４の両方を出力ノードｎｄに接続してもよい。この理由は、上記拡散層Ｌ３又はＬ４のいずれか一方を出力ノードｎｄに接続した場合には、出力ノードｎｄが接地されるとき、言い換えるならば、パッケージの電荷を放電するとき、拡散層Ｌ３とＬ４の間に電位差が発生し、Ｌ３−ＰＷＥＬＬ−Ｌ４の経路で放電が発生し、Ｌ３又はＬ４はかかる放電電流によるＰＮ接合破壊が生じる虞れがある。
【００３３】
このため、この実施例では、ＭＯＳＦＥＴＮ３とＮ４の共通接続されて出力端子ノードｎｄに接続されるソース，ドレインを拡散層Ｌ２により構成し、内部ノードｎａに接続される他方のソース，ドレインを拡散層Ｌ３により構成し、上記のような出力端子（ノードｎｄ）の放電時において、上記のような寄生ラテラルＮＰＮトランジスタがオン状態になることを防止している。
【００３４】
同図の他の構造は、前記図２の平面図配置図の記号と一致しており、前記の説明から容易に理解されるであろう。
【００３５】
図４には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。デバイス帯電による素子破壊は、負電荷帯電の静電破壊耐圧電圧が正電荷の帯電時の静電破壊耐圧電圧にくらべて大きいこと、言い換えるならば、ＭＯＳデバイスにあっては負電荷帯電に対して強い。この実施例においては、このような事情を考慮して、回路の簡素化のために専ら正電荷帯電による破壊防止対策がなされている。
【００３６】
出力ＭＯＳＦＥＴＮ１とＮ２と、それをスイッチ制御するノアゲート回路ＮＯ１とＮＯ２及びインバータ回路Ｖ１とＶ２からなる前記同様なデータ出力バッファに対して、デバイス帯電に対する保護を図りつつ、出力信号の立ち上がりの高速化のための電源電圧ＶＣＣ側の出力ＭＯＳＦＥＴＮ１に対して、バイポーラ型ＮＰＮトランジスタＢＮ１が並列形態に設けられる。すなわち、このトランジスタＢＮ１は、そのコレクタが出力ＭＯＳＦＥＴＮ１とドレインと共通に電源電圧端子ＶＣＣに接続され、エミッタは出力端子Ｄout に接続され、ベースは抵抗Ｒ１を介してＭＯＳＦＥＴＮ１のゲート（内部ノードｎａ）に接続される。
【００３７】
低電源電圧側である接地電位側の出力ＭＯＳＦＥＴＮ２に対しては、そのゲート（内部ノードｎｂ）とドレイン（出力ノードｎｄ）との間に、保護用のＮチャンネルＭＯＳＦＥＴＮ３が設けられる。この保護用のＭＯＳＦＥＴＮ３のゲートには、低電圧側である接地電位点に接続される。
【００３８】
図５には、上記図４の出力ＭＯＳＦＥＴＮ１とバイポーラ型トランジスタＢＮ１の一実施例の概略断面構造図が示されている。Ｎ型基板上に形成されたＰ型ウェル領域ＰＷＥＬＬ１に、出力ＭＯＳＦＥＴＮ１が形成される。このウェル領域ＰＷＥＬＬ１には、図示しない他方の出力ＭＯＳＦＥＴＮ２や保護用のＭＯＳＦＥＴＮ３も形成される。
【００３９】
バイポーラ型トランジスタＢＮ１は、特に制限されないが、ＬＯＣＯＳ酸化膜を介して隣接して形成されたＰ型ウェル領域ＰＷＥＬＬ２に形成される。このＰＷＥＬＬ２は、上記のようなＮチャンネル型ＭＯＳＦＥＴを形成するためのＰＷＥＬＬ１と同時に形成される。そして、このＰＷＥＬＬ２をベース領域とし、ＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ３等のソース，ドレイン拡散層と同時に形成されるＮ+ 型拡散層を形成してエミッタ領域として用いる。Ｎ基板には、電源電圧ＶＣＣのバイアス電圧が供給され、これをコレクタとして用いるようにするものである。上記バイポーラ型トランジスタＢＮ１のエミッタは、出力端子Ｄout に接続されるとともに、出力ＭＯＳＦＥＴＮ１の出力ノード側と接続される。上記ベース領域としてのＰＥＬＬ２は、ＭＯＳＦＥＴＮ１のゲート等の内部ノードと接続される。出力ＭＯＳＦＥＴＮ１のドレインは、上記電源電圧ＶＣＣに接続される。
【００４０】
この実施例においは、正電荷が帯電したとき、電源電圧側の出力ＭＯＳＦＥＴＮ１のゲートが接続される内部ノードｎａは、出力端子Ｄout が接地されることによる放電時において、バイポーラ型トランジスタＢＮ１のベース，エミッタを通して共に放電される。これにより、電源電圧側の出力ＭＯＳＦＥＴＮ１には、上記バイポーラ型トランジスタＢＮ１が保護用素子として作用することとなる。また、電源電圧側のノードｎｃは、上記バイポーラ型トランジスタＢＮ１とＭＯＳＦＥＴＮ１を通して前記同様に放電される。
【００４１】
一方、接地電位側の出力ＭＯＳＦＥＴＮ２においては、そのゲートが接続される内部ノードｎｂは前記同様に保護用のＭＯＳＦＥＴＮ３を通して放電される。接地電位側ｎｅはＭＯＳＦＥＴＮ２を通して放電される。これらの各ノードｎａ〜ｎｅは、出力端子Ｄout の接地電位の導体に触れて放電するときに、ほぼ同時に放電する。このため、出力バッファの各ノード間の電位差が大きくならないので、言い換えるならば、出力ＭＯＳＦＥＴＮ１，Ｎ２のゲート絶縁膜が破壊されような大きな電圧となる前に放電してしまうので、ＥＳＤ破壊を防止することができる。
【００４２】
この実施例においては、回路が動作状態のときにはバイポーラ型トランジスタＢＮ１が出力トランジスタとして作用する。すなわち、駆動回路であるノアゲート回路ＮＯ１の出力信号がハイレベルにされると、バイポーラ型トランジスタＢＮ１がオン状態となり、出力ＭＯＳＦＥＴＮ１とともに出力端子Ｄout に充電電流を流すので、出力信号の立ち上がりを速くすることができる。つまり、この実施例のバイポーラ型トランジスタＢＮ１は、前記のようなＥＳＤ破壊に対する保護動作と、動作状態での動作速度の高速化を実現するという２つの機能を合わせ持つような役割を果たすことができる。
【００４３】
図６には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例では、デバイス帯電による素子破壊防止をより完全にするために、前記図４の実施例において負電荷帯電によるＥＳＤ破壊防止対策も採られている。
【００４４】
この実施例では、前記図４の実施例のような出力バッファに加えて、出力ＭＯＳＦＥＴＮ１のゲート（内部ノードｎａ）と出力ノード（ｎｄ）との間、及び出力ＭＯＳＦＥＴＮ２のドレイン（出力ノードｎｄ）とゲート（内部ノードｎｂ）との間に、保護用のＰチャンネルＭＯＳＦＥＴＰ１とＰ２が設けられる。これらのＭＯＳＦＥＴＰ１とＰ２のゲートは、共通に電源電圧ＶＣＣ（ノードｎｃ）に接続される。
【００４５】
この実施例においは、正電荷が帯電したときには前記同様にバイポーラ型トランジスタＢＮ１とＮチャンネルＭＯＳＦＥＴＮ３によりＥＳＤ破壊を防止し、負電荷が帯電したときには、前記図１の実施例と同様にＰチャンネルＭＯＳＦＥＴＰ１とＰ２がオン状態になって、ＥＳＤ破壊を防止するものとなる。
【００４６】
図７には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例では、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１とＮチャンネル型の出力ＭＯＳＦＥＴＮ２からなるＣＭＯＳ構成とされる。このようにＣＭＯＳ構成の場合、Ｐチャンネル出力ＭＯＳＦＥＴＰ１のゲートには、ナンド（ＮＡＮＤ）ゲート回路ＮＡ１により駆動信号が供給される。これに応じて、ナンドゲート回路ＮＡ１に入力には、出力信号ＤＯと制御信号ＤＯＣが直接供給される。この実施例においては、Ｐチャンネル出力ＭＯＳＦＥＴＰ１の静電破壊耐圧（デバイス帯電モデル）は、Ｎチャンネル出力ＭＯＳＦＥＴＮ１より高いので、回路の簡素化のためにＮチャンネル出力ＭＯＳＦＥＴＮ２に対してのみ、前記同様な保護用のＮチャンネルＭＯＳＦＥＴＮ４が設けられる。
【００４７】
上記のようにＰチャンネル出力ＭＯＳＦＥＴＰ１の静電破壊耐圧が高いのは経験的に判っているものであり、その理由は、ＣＭＯＳ構造としたときのラッチアップ防止のために、Ｐチャンネル出力ＭＯＳＦＥＴＰ１のドレインと出力端子Ｄout の間には、約１０〜２０Ω程度の拡散抵抗Ｒ１が設けられているため、放電電流波形が鈍化してドレイン電位の変化を遅くすること、及びＰチャンネルＭＯＳＦＥＴのゲート酸化膜耐圧がＮチャンネルＭＯＳＦＥＴのゲート酸化膜耐圧に比べて高いことによるものであると推測される。
【００４８】
図８には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例においては、前記図７の実施例と同様に、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１とＮチャンネル型の出力ＭＯＳＦＥＴＮ２からなるＣＭＯＳ構成とされる。このようにＣＭＯＳ構成の場合、ＰチャンネルＭＯＳＦＥＴＰ１の電流駆動能力が小さく、出力の立ち上がりが比較的遅くなるため、前記図４の実施例と同様なバイポーラ型トランジスタＢＮ１が設けられる。これにより、出力バッファが動作状態においては、バイポーラ型トランジスタＢＮ１の電流が支配的に作用して出力信号の立ち上がりを速く、Ｐチャンネル出力ＭＯＳＦＥＴＰ１により、出力レベルを電源電圧ＶＣＣまで高くして出力ハイレベルマージンを大きくするものである。
【００４９】
ＥＳＤ破壊対策としては、出力ＭＯＳＦＥＴＮ２の保護は、前記同様に保護用のＮチャンネルＭＯＳＦＥＴＮ３により行われる。また、Ｐチャンネル出力ＭＯＳＦＥＴＰ１の保護は、其れ自身のゲート絶縁膜の静電破壊耐圧が高いこと及び拡散抵抗Ｒ２によりドレイン電位の変化が緩やかにできるので、これられが実質的な保護対策とされる。また、バイポーラ型トランジスタＢＮ１に関しては、ＭＯＳＦＥＴとは異なり、内部ノードｎｇはベース，エミッタ間のＰＮ接合により放電されるので格別な静電破壊対策は必要ない。
【００５０】
図９には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例においては、前記図８の実施例に電源電圧側の出力ＭＯＳＦＥＴとして、Ｎチャンネル出力ＭＯＳＦＥＴＮ１が加えられる。この理由は、出力電圧の立ち上がりとして、バイポーラ型トランジスタとＮチャンネル出力ＭＯＳＦＥＴにより、小さな素子サイズにより大きな電流を得るようにして実質的なハイレベルへの立ち上がりを速くする。そして、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ３の役割は、出力電圧がＶＣＣ−ＶBE（バイポーラ型トランジスタＢＮ１のベース，エミッタ間電圧）まで達すると、かかるバイポーラ型トランジスタＢＮ１がオフ状態になり、ＶＣＣ−Ｖth（ＭＯＳＦＥＴＮ１のしきい値電圧）まで達するとＭＯＳＦＥＴＮ１がオフ状態になった後に、出力電圧を電源電圧ＶＣＣまで立ち上げるレベル補償動作にある。このように、ＰチャンネルＭＯＳＦＥＴＰ３は、出力レベルの補償を行うものであるので小さなサイズにより形成される。このようなレベル補償動作によって、電源電圧ＶＣＣの低電圧化を図ることができる。
【００５１】
この実施例において、Ｐチャンネル出力ＭＯＳＦＥＴＰ３のＥＳＤ対策は、ラッチアップ防止用の拡散抵抗Ｒ２等により省略され、Ｎチャンネル出力ＭＯＳＦＥＴＮ１に対する正電荷の帯電による破壊防止は、バイポーラ型トランジスタＢＮ１により行うようにされる。接地電位側の出力ＭＯＳＦＥＴＮ２の正電荷の帯電による破壊防止は、前記同様な保護用のＮチャンネルＭＯＳＦＥＴＮ３により行われる。そして、負電荷の帯電による破壊防止をより確実にするために、保護用のＰチャンネルＭＯＳＦＥＴＰ１とＰ２が、Ｎチャンネル出力ＭＯＳＦＥＴＮ１及びＮ２のソースのゲートと出力ノードとの間に設けられる。
【００５２】
図１０には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例においては、ＣＭＯＳ構成の出力バッファに向けられている。すなわち、Ｐチャンネル出力ＭＯＳＦＥＴＰ１とＮチャンネル出力ＭＯＳＦＥＴＮ２により出力回路が構成される。その駆動回路として、Ｐチャンネル出力ＭＯＳＦＥＴＰ１のゲートにはナンドゲート回路ＮＡ１が設けられ、Ｎチャンネル出力ＭＯＳＦＥＴＮ２のゲートにはノアゲート回路ＮＯ２が設けられる。上記ゲート回路ＮＡ１とＮＯ２の一方の入力には出力すべき信号ＤＯが供給され、ゲート回路ＮＡ１の他方の入力には制御信号ＤＯＣが供給され、ゲート回路ＮＯ２の他方の入力には制御信号ＤＯＣがインバータ回路Ｖ２によって反転されて供給される。
【００５３】
このようなデータ出力バフッァにおけるデバイス帯電により正電荷によるＥＳＤ破壊を防止するために、出力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に保護用のＮチャンネルＭＯＳＦＥＴＮ３とＮ４が設けられる。これらのＮチャンネルＭＯＳＦＥＴＮ３とＮ４のゲートは、回路の接地電位側に接続される。これにより、データ出力バンファが動作状態に置かれるとき、これらの保護用のＭＯＳＦＥＴＮ３とＮ４は共に定常的にオフ状態になって、出力動作に何ら悪影響を及ぼさない。
【００５４】
パッケージ封入後の大規模集積回路装置ＬＳＩは、デバイス帯電モデルによる帯電によってデータ出力バッファＤＯＢの内部ノードｎａ〜ｎｅを例えば比較的大きな絶対値の正電位とされ、出力端子Ｄout に蓄積された正電荷が、導体接触により放電して低電位となったときに、保護用のＭＯＳＦＥＴＮ３とＮ４がオン状態になり、内部ノードｎａ及びｎｂの帯電電圧に相当する比較的大きな正電圧を放電させて、出力ＭＯＳＦＥＴＰ１とＮ２のＥＳＤ破壊を防止する。なお、前記のように、Ｐチャンネル出力ＭＯＳＦＥＴＰ１の出力側には前記のようなラッチアップ防止用の拡散抵抗が設けられていが、同図では省略されている。
【００５５】
図１１には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例においては、ＣＭＯＳ構成の出力バッファに向けられ、図１０の実施例と異なり、負電荷を帯電したときのＥＳＤ破壊防止対策が採られている。つまり、出力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に保護用のＰチャンネルＭＯＳＦＥＴＰ３とＰ４が設けられる。これらのＰチャンネルＭＯＳＦＥＴＰ３とＰ４のゲートは、電源電圧ＶＣＣにに接続される。これにより、データ出力バッファが動作状態に置かれるとき、これらの保護用のＭＯＳＦＥＴＰ３とＰ４は共に定常的にオフ状態になって、出力動作に何ら悪影響を及ぼさない。
【００５６】
デバイス帯電モデルによる帯電によってデータ出力バッファＤＯＢの内部ノードｎａ〜ｎｅを例えば負電位とされ、出力端子Ｄout に蓄積された負電荷が、導体接触により放電して低電位となったときに、保護用のＭＯＳＦＥＴＰ３とＰ４がオン状態になり、内部ノードｎａ及びｎｂの帯電電圧に相当する比較的大きな負電圧を放電させて、出力ＭＯＳＦＥＴＰ１とＮ２のＥＳＤ破壊を防止する。
【００５７】
図１２には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例においては、ＣＭＯＳ構成の出力バッファに向けられ、図１０や図１１の実施例と異なり、Ｐチャンネル出力側ＭＯＳＦＥＴＰ１に対しては、負電荷を帯電したときのＥＳＤ破壊防止対策が採られ、Ｎチャンネル出力ＭＯＳＦＥＴＮ２に対しては正電荷を帯電したときのＥＳＤ破壊防止対策が採られている。つまり、出力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に前記のような保護用のＰチャンネルＭＯＳＦＥＴＰ３とＮチャンネルＭＯＳＦＥＴＮ４がそれぞれ設けられて、前記同様な保護動作を行うようにされる。
【００５８】
図１３には、この発明に係るデータ出力バッファＤＯＢの更に他の一実施例の回路図が示されている。この実施例においては、ＣＭＯＳ構成の出力バッファに向けられ、図１２実施例と逆に、Ｐチャンネル出力側ＭＯＳＦＥＴＰ１に対しては、正電荷を帯電したときのＥＳＤ破壊防止対策が採られ、Ｎチャンネル出力ＭＯＳＦＥＴＮ２に対しては負電荷を帯電したときのＥＳＤ破壊防止対策が採られている。つまり、出力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に前記のような保護用のＮチャンネルＭＯＳＦＥＴＮ３とＰチャンネルＭＯＳＦＥＴＰ４がそれぞれ設けられて、前記同様な保護動作を行うようにされる。
【００５９】
図１４には、この発明に係るデータ入力バッファＤＩＢの一実施例の回路図が示されている。同図をもとに、この実施例のデータ入力バッファＤＩＢの構成及び動作の概要ならびにその特徴について説明する。なお、この実施例のデータ入力バッファＤＩＢは、特に制限されないが、前記データ出力バッファＤＯＢならびに他の同様な複数のデータ入力バッファとともに、スタティック型ＲＡＭ等の大規模集積回路装置ＬＳＩに設けられる。
【００６０】
図１４において、この実施例のデータ入力バッファＤＩＢは、そのゲートが内部ノードｎｆとして外部端子つまりデータ入力端子Ｄｉｎに共通結合されるＰチャンネル型の入力ＭＯＳＦＥＴＰ３とＮチャンネル型の入力ＭＯＳＦＥＴＮ５とを含む。このうち、入力ＭＯＳＦＥＴＰ３のソースは、内部ノードｎｇつまり電源電圧供給点ＶＣＣに結合され、入力ＭＯＳＦＥＴＮ５のソースは、内部ノードｎｉつまり接地電位供給点ＶＳＳに結合される。これらの入力ＭＯＳＦＥＴのドレインは、内部ノードｎｈとして共通結合され、その電位は、内部入力信号ＩＤとしてデータ入力バッファＤＩＢの図示されない後段回路に供給される。これにより、内部入力信号ＩＤは、データ入力端子Ｄｉｎの電位が所定のハイレベルとされるとき接地電位ＶＳＳのようなロウレベルとされ、データ入力端子Ｄｉｎの電位が所定のロウレベルとされるとき電源電圧ＶＣＣのようなハイレベルとされる。
【００６１】
この実施例において、データ入力バッファＤＩＢは、さらに、内部ノードｎｆつまりデータ入力端子Ｄｉｎと内部ノードｎｈつまり入力ＭＯＳＦＥＴＰ３及びＮ５の共通結合されたドレインとの間にＮチャンネルＭＯＳＦＥＴＮ６と、内部ノードｎｆつまりデータ入力端子Ｄｉｎと内部ノードｎｉつまり接地電位供給点ＶＳＳとの間にもう一つのＮチャンネルＭＯＳＦＥＴＮ７とがそれぞれ設けられる。これらのＭＯＳＦＥＴＮ６及びＮ７のゲートは共通結合された後、回路の低電位側電源電圧つまり接地電位ＶＳＳに結合される。これにより、ＭＯＳＦＥＴＮ６及びＮ７は、大規模集積回路装置ＬＳＩの通常の動作状態において定常的にオフ状態とされ、データ入力バッファＤＩＢの動作に影響を与えないものとされる。
【００６２】
パッケージ封入後の大規模集積回路装置ＬＳＩは、デバイス帯電モデルによる帯電によってデータ入力バッファＤＩＢの内部ノードｎｆ〜ｎｉを例えば比較的大きな絶対値の正電位とされる。そして、デバイス帯電により内部ノードｎｆつまりデータ入力端子Ｄｉｎに蓄積された正電荷は、導体接触により放電して低電位となり、入力ＭＯＳＦＥＴＰ３のゲート・ドレイン間ならびに入力ＭＯＳＦＥＴＮ５のゲート・ソース間及びゲート・ドレイン間には、内部ノードｎｈ及びｎｉの帯電電圧に相当する比較的大きな正電圧が印加されようとする。
【００６３】
この実施例のデータ入力バッファＤＩＢでは、上記のように、入力ＭＯＳＦＥＴＰ３及びＮ５のゲート・ドレイン間ならびに入力ＭＯＳＦＥＴＮ５のゲート・ソース間に、そのゲートが接地電位ＶＳＳに共通結合されたＭＯＳＦＥＴＮ６及びＮ７がそれぞれ設けられ、これらのＭＯＳＦＥＴＮ６及びＮ７は、そのゲートつまり内部ノードｎｉがデバイス帯電により高電圧とされそのソースつまりデータ入力端子Ｄｉｎの電位が導体接触にともなう放電により低下することで選択的にオン状態となる。これにより、内部ノードｎｈ及びｎｉに蓄積された電荷は、これらのＭＯＳＦＥＴＮ６及びＮ７からデータ入力端子Ｄｉｎを介して放電され、低電位となる。この結果、入力ＭＯＳＦＥＴＰ３及びＮ５のゲート・ドレイン間電圧を小さくして、入力ＭＯＳＦＥＴの酸化膜破壊を防止し、大規模集積回路装置ＬＳＩの信頼性を高めることができるとともに、デバイス帯電により放電経路を持たない内部ノードｎｉつまり接地電位供給点ＶＳＳに蓄積された電荷をＭＯＳＦＥＴＮ７を介して放電することができる。
【００６４】
入力ＭＯＳＦＥＴＰ３は、放電によりデータ入力端子Ｄｉｎの電位が低下してからそのドレインつまり内部ノードｎｈの電位が低下するまでの間、ＭＯＳＦＥＴＮ６とともにオン状態となる。この間、デバイス帯電により内部ノードｎｇつまり電源電圧供給点ＶＣＣに蓄積された正電荷は、入力ＭＯＳＦＥＴＰ３及びＭＯＳＦＥＴＮ６を介して放電され、これによって内部ノードｎｇの電位も低下する。一方、ＭＯＳＦＥＴＮ６及びＮ７は、大規模集積回路装置ＬＳＩが通常の使用状態にあるとき、そのゲートに接地電位ＶＳＳが供給されることでオフ状態となり、大規模集積回路装置ＬＳＩの動作に影響を与えない。
【００６５】
図１５には、この発明が適用されたデータ入力バッファＤＩＢの他の一実施例の回路図が示されている。なお、この実施例は、前記図１４の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。また、この実施例は、後述する理由から明らかなように、データ入力バッファＤＩＢの内部ノードｎｆ〜ｎｉが負電位に帯電された場合において有効となる。
【００６６】
図１５において、この実施例のデータ入力バッファＤＩＢは、内部ノードｎｆつまりデータ入力端子Ｄｉｎと内部ノードｎｈつまり入力ＭＯＳＦＥＴＰ３及びＮ５の共通結合されたドレインとの間に設けられるＰチャンネルＭＯＳＦＥＴＰ４と、内部ノードｎｆつまりデータ入力端子Ｄｉｎと内部ノードｎｇつまり電源電圧供給点ＶＣＣとの間に設けられるもう一つのＰチャンネルＭＯＳＦＥＴＰ５とを含む。これらのＭＯＳＦＥＴＰ４及びＰ５のゲートは共通結合された後、回路の高電圧側電源電圧つまり電源電圧ＶＣＣに結合される。これにより、ＭＯＳＦＥＴＰ４及びＰ５は、大規模集積回路装置ＬＳＩの通常の動作状態において定常的にオフ状態とされ、データ入力バッファＤＩＢの動作に影響を与えないものとされる。
【００６７】
前記同様に大規模集積回路装置ＬＳＩが試験工程や機器組み立て工程においてデバイス帯電モデルによる帯電を受け、データ入力バッファＤＩＢの内部ノードｎｆ〜ｎｉが静電誘導によって負電位に帯電された後、内部ノードｎｆつまりデータ入力端子Ｄｉｎに蓄積された負電荷が導体接触により放電されると、ＭＯＳＦＥＴＰ４及びＰ５は、そのゲートつまり内部ノードｎｇがデバイス帯電による負電位とされそのソースつまりデータ入力端子Ｄｉｎの電位が導体接触にともなう放電により上昇することで選択的にオン状態となる。これにより、内部ノードｎｇ及びｎｈに蓄積された負電荷はＭＯＳＦＥＴＰ４及びＰ５を介して放電され、その電位も上昇する。この結果、入力ＭＯＳＦＥＴＰ３及びＮ５のゲート・ドレイン間電圧を小さくして酸化膜破壊を防止し、大規模集積回路装置ＬＳＩの信頼性を高めることができるとともに、放電経路を持たない内部ノードｎｇつまり電源電圧供給点ＶＣＣに蓄積された負電荷をＭＯＳＦＥＴＰ５を介して放電することができる。
【００６８】
入力ＭＯＳＦＥＴＮ５は、放電によりデータ入力端子Ｄｉｎの電位が上昇してからそのドレインつまり内部ノードｎｈの電位が上昇するまでの間、ＭＯＳＦＥＴＰ４とともにオン状態となる。この間、デバイス帯電により内部ノードｎｉつまり接地電位供給点ＶＳＳに蓄積された負電荷は、入力ＭＯＳＦＥＴＮ５及びＭＯＳＦＥＴＰ４を介して放電され、これによって内部ノードｎｉの電位も上昇する。一方、ＭＯＳＦＥＴＰ４及びＰ５は、大規模集積回路装置ＬＳＩが通常の使用状態にあるとき、そのゲートに電源電圧ＶＣＣが供給されることでオフ状態となり、大規模集積回路装置ＬＳＩの動作に影響を与えない。
【００６９】
図１６には、この発明が適用されたデータ入力バッファＤＩＢの更に他の一実施例の回路図が示されている。なお、この実施例は、前記図１４と図１５を組み合わせたものであり、正電荷及び負電荷の帯電による静電破壊防止を行うようにするものである。
【００７０】
図１７には、この発明に係る半導体装置の一実施例の外観図が示されている。（Ａ）には、パッケージの両側にリードが設けられるＤＩＰ／ＳＯＰ型パッケージを用いた例が示され、（Ｂ）にはパッケージの一辺のみにリードが設けられるＺＩＰ型パッケージを用いた例が示され、（Ｃ）にはパッケージの４辺から共にリードが設けられるＱＦＰ型パッケージを用いた例が示されている。
【００７１】
デバイス帯電モデルの静電破壊は、デバイスのリードが導体に接触する時に発生する。デバイスのリードのうち、このように導体に接触する確立の高いリードは、図１７（Ａ）〜（Ｃ）のようにいずれもパッケージ１のコーナー（端）に位置するリード２であり、パッケージ１の中央部分に位置するリード３は、上記導体と接触する確立が相対的に低いと考えられる。
【００７２】
そこで、パッケージ１のコーナー部分２に設けられたリードに対応して設けられるデータ出力バッファあるいはデータ入力バッファに対して、前記のような静電破壊防止回路を設けたものを用い、中央部分３に対応したリードには、かかるデバイス帯電モデルによる静電破壊防止回路を省略する。これにより、チップのサイズの小型化を図ることができる。
【００７３】
あるいは、人体モデルによる静電破壊防止は、上記のようなパッケージのコーナー部分ではなく、人手による取扱いにおいてはパッケージの中央部分のリードが人体と接触する確立が高いと予測されるから、中央部分３に対応したリードには、前記公報のような人体モデルに対応したような保護回路を設けるようにする。このようにすれば、デバイス帯電モデルと人体モデルの双方に対して強い保護回路を効率よく配置した半導体装置を得ることができる。
【００７４】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 外部端子に一方のソース又はドレインが接続された出力ＭＯＳＦＥＴのゲートと上記外部端子の間に設けられて、ゲートが高電圧側電源端子に接続されて上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＰチャンネル型の第１保護用ＭＯＳＦＥＴ、又はそのゲートが低電圧側電源端子に接続され、上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＮチャンネル型の第２保護用ＭＯＳＦＥＴを設けることにより、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により出力ＭＯＳＦＥＴのゲート側の電荷も放電させることによりＥＳＤ破壊を防止することができるという効果が得られる。
【００７５】
（２） 外部端子にゲートが接続された入力ＭＯＳＦＥＴの出力信号が得られるソース又はドレインと上記外部端子との間に、そのゲートが高電圧側電源端子に接続されたＰチャンネル型の第３保護用ＭＯＳＦＥＴ又はそのゲートが低電圧側電源端子に接続されたＮチャンネル型の第４保護用ＭＯＳＦＥＴを設けることにより、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により入力ＭＯＳＦＥＴの出力ノードであるソース又はドレイン側の電荷も放電させることによりＥＳＤ破壊を防止することができるという効果が得られる。
【００７６】
（３） 上記（１）と（２）において、保護用ＭＯＳＦＥＴはチャンネル長が出力ＭＯＳＦＥＴと同じかそれより大きく形成されているいるので、それ自体が帯電により破壊されてしまうことがなく、信頼性を高くすることができるという効果が得られる。
【００７７】
（４） 上記（１）の第１又は第２保護用ＭＯＳＦＥＴを、対応する出力ＭＯＳＦＥＴに近接し、かつその外部端子と結合される出力ＭＯＳＦＥＴのソース又はドレイン拡散層に対してそれと接続される上記第１又は第２保護用ＭＯＳＦＥＴのソース又はドレイン拡散層が隣接しないように配置することにより、寄生ラテラルトランジスタの発生によるＭＯＳＦＥＴのソース，ドレイン領域とウェルとのＰＮ接合が放電電流によって破壊されることを防止しつつ、効率よく内部ノードの電荷を放電させることができるという効果が得られる。
【００７８】
（５） 上記出力ＭＯＳＦＥＴのうち、電源電圧側の出力ＭＯＳＦＥＴのゲートにベースが接続され、コレクタが上記出力ＭＯＳＦＥＴのドレインと接続され、エミッタが上記ソースと接続されてなり、上記出力ＭＯＳＦＥＴが形成されるウェル領域と同時に形成される半導体領域をベースとし、上記出力ＭＯＳＦＥＴのソース，ドレイン拡散層と同時に形成された拡散層をエミッタ領域とし、基板をコレクタ領域とするバイポーラ型トランジスタが設けることにより、簡単な構成によりＥＳＤ破壊対策と出力信号の立ち上がりを高速にできるという２つの機能を持たせることができるという効果が得られる。
【００７９】
（６） 上記出力ＭＯＳＦＥＴは、外部端子に抵抗素子を介してドレインが接続されたＰチャンネル型の第３の出力ＭＯＳＦＥＴと、上記外部端子にドレイン接続されたＮチャンネル型の第２の出力ＭＯＳＦＥＴのＣＭＯＳ構成とするとともに、コレクタが上記第３の出力ＭＯＳＦＥＴのソースと接続され、エミッタが上記外部端子に接続されてなり、上記第２の出力ＭＯＳＦＥＴが形成されるウェル領域と同時に形成される半導体領域をベースとし、上記第２の出力ＭＯＳＦＥＴのソース，ドレイン拡散層と同時に形成された拡散層をエミッタ領域とし、基板をコレクタ領域とするバイポーラ型トランジスタとが設けることにより簡単な構成でＥＳＤ破壊対策と出力信号の立ち上がりの速くするとともに、上記第２の出力ＭＯＳＦＥＴのゲートとドレイン間に、そのゲートが低電圧側電源端子に接続されたＮチャンネル型の第２保護用ＭＯＳＦＥＴを設けることによりＥＳＤ破壊対策を行うことができるという効果が得られる。
【００８０】
（７） 半導体装置における外部端子のうち、パッケージの端部に設けられる一部の外部端子に対応した上記出力ＭＯＳＦＥＴ又は入力ＭＯＳＦＥＴのみに保護用ＭＯＳＦＥＴを設けるようにすることにより、チップサイズを大きくすることなく、効率よくＥＳＤ破壊対策を行うことができるという効果が得られる。
【００８１】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１０〜図１３の実施例において、Ｐチャンネル出力ＭＯＳＦＥＴＰ１をＮチャンネル出力ＭＯＳＦＥＴＮ１に置き換えたものであってもよい。この場合には、その駆動回路としての図１のようなノアゲート回路ＮＯ１が用いられる。
【００８２】
図２において、ＭＯＳＦＥＴＮ３及びＮ４は、これを寄生ＭＯＳＦＥＴにより構成することで、その耐圧を高めることができる。また、ＭＯＳＦＥＴＮ３及びＮ４は、任意の位置に配置できるし、データ出力バッファの具体的なレイアウトや配線材料ならびに配線層数等は、この実施例による制約を受けない。
【００８３】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるスタティック型ＲＡＭ等の大規模集積回路装置ならびにそのデータ出力バッファ及びデータ入力バッファに適用した場合について説明したが、それに限定されるものではなく、例えば、データ出力バッファ及びデータ入力バッファ以外の回路でも、そのゲート，ソース又はドレインが外部端子に結合されたＭＯＳＦＥＴを含む各種の回路に適用できるし、ダイナミック型ＲＡＭ等の各種メモリ集積回路装置やゲートアレイ集積回路等の論理集積回路装置にも適用できる。この発明は、少なくともそのゲート，ソース又はドレインが外部端子に結合されたＭＯＳＦＥＴを含む半導体装置に広く適用できる。
【００８４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部端子に一方のソース又はドレインが接続された出力ＭＯＳＦＥＴのゲートと上記外部端子の間に設けられて、ゲートが高電圧側電源端子に接続されて上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＰチャンネル型の第１保護用ＭＯＳＦＥＴ、又はそのゲートが低電圧側電源端子に接続され、上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＮチャンネル型の第２保護用ＭＯＳＦＥＴを設けることにより、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により出力ＭＯＳＦＥＴのゲート側の電荷も放電させることによりＥＳＤ破壊を防止することができる。
【００８５】
外部端子にゲートが接続された入力ＭＯＳＦＥＴの出力信号が得られるソース又はドレインと上記外部端子との間に、そのゲートが高電圧側電源端子に接続されたＰチャンネル型の第３保護用ＭＯＳＦＥＴ又はそのゲートが低電圧側電源端子に接続されたＮチャンネル型の第４保護用ＭＯＳＦＥＴを設けることにより、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により入力ＭＯＳＦＥＴの出力ノードであるソース又はドレイン側の電荷も放電させることによりＥＳＤ破壊を防止することができる。
【００８６】
上記において、保護用ＭＯＳＦＥＴはチャンネル長が出力ＭＯＳＦＥＴと同じかそれより大きく形成されているいるので、それ自体が帯電により破壊されてしまうことがなく、信頼性を高くすることができる。
【００８７】
上記の第１又は第２保護用ＭＯＳＦＥＴを、対応する出力ＭＯＳＦＥＴに近接し、かつその外部端子と結合される出力ＭＯＳＦＥＴのソース又はドレイン拡散層に対してそれと接続される上記第１又は第２保護用ＭＯＳＦＥＴのソース又はドレイン拡散層が隣接しないように配置することにより、寄生ラテラルトランジスタの発生によるＭＯＳＦＥＴのソース，ドレイン領域とウェルとのＰＮ接合が放電電流によって破壊されることを防止しつつ、効率よく内部ノードの電荷を放電させることができる。
【００８８】
上記出力ＭＯＳＦＥＴのうち、電源電圧側の出力ＭＯＳＦＥＴのゲートにベースが接続され、コレクタが上記出力ＭＯＳＦＥＴのドレインと接続され、エミッタが上記ソースと接続されてなり、上記出力ＭＯＳＦＥＴが形成されるウェル領域と同時に形成される半導体領域をベースとし、上記出力ＭＯＳＦＥＴのソース，ドレイン拡散層と同時に形成された拡散層をエミッタ領域とし、基板をコレクタ領域とするバイポーラ型トランジスタが設けることにより、簡単な構成によりＥＳＤ破壊対策と出力信号の立ち上がりを高速にできるという２つの機能を持たせることができる。
【００８９】
上記出力ＭＯＳＦＥＴは、外部端子に抵抗素子を介してドレインが接続されたＰチャンネル型の第３の出力ＭＯＳＦＥＴと、上記外部端子にドレイン接続されたＮチャンネル型の第２の出力ＭＯＳＦＥＴのＣＭＯＳ構成とするとともに、コレクタが上記第３の出力ＭＯＳＦＥＴのソースと接続され、エミッタが上記外部端子に接続されてなり、上記第２の出力ＭＯＳＦＥＴが形成されるウェル領域と同時に形成される半導体領域をベースとし、上記第２の出力ＭＯＳＦＥＴのソース，ドレイン拡散層と同時に形成された拡散層をエミッタ領域とし、基板をコレクタ領域とするバイポーラ型トランジスタとが設けることにより簡単な構成でＥＳＤ破壊対策と出力信号の立ち上がりの速くするとともに、上記第２の出力ＭＯＳＦＥＴのゲートとドレイン間に、そのゲートが低電圧側電源端子に接続されたＮチャンネル型の第２保護用ＭＯＳＦＥＴを設けることによりＥＳＤ破壊対策を行うことができるものとなる。
【００９０】
半導体装置における外部端子のうち、パッケージの端部に設けられる一部の外部端子に対応した上記出力ＭＯＳＦＥＴ又は入力ＭＯＳＦＥＴのみに保護用ＭＯＳＦＥＴを設けるようにすることにより、チップサイズを大きくすることなく、効率よくＥＳＤ破壊対策を行うことができる。
【図面の簡単な説明】
【図１】この発明に係るデータ出力バッファの一実施例を示す回路図である。
【図２】図１のデータ出力バッファの一実施例を示す部分的な平面配置図である。
【図３】図２のａ−ａ線における一実施例を示す概略素子構造断面図である。
【図４】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図５】図４の出力ＭＯＳＦＥＴＮ１とバイポーラ型トランジスタＢＮ１の一実施例を示す概略断面構造図である。
【図６】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図７】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図８】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図９】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図１０】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図１１】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図１２】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図１３】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図１４】この発明に係るデータ入力バッファの一実施例を示す回路図である。
【図１５】この発明に係るデータ入力バッファの他の一実施例を示す回路図である。
【図１６】この発明に係るデータ入力バッファの他の一実施例を示す回路図である。
【図１７】この発明が適用される半導体装置の一実施例を示す外観図である。
【図１８】デバイス帯電モデルの原理を説明するための説明図である。
【図１９】デバイス帯電モデルによる静電破壊を説明するための説明図である。
【図２０】従来技術の一例を示す回路図である。
【符号の説明】
ＬＳＩ…大規模集積回路装置（半導体装置）、ＤＯＢ…データ出力バッファ、ＤＩＢ…データ入力バッファ。
Ｐ１〜Ｐ５…ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ７…ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ２…インバータ回路、ＮＯ１〜ＮＯ２…ノア（ＮＯＲ）ゲート、ＮＡ１…ナンド（ＮＡＮＤ）ゲート回路、Ｒ１，Ｒ２…抵抗。
ＰＷＥＬＬ，ＰＷＥＬＬ１・・・Ｐウェル領域、ＰＷＥＬＬ２…ベース領域、ＮＤ１〜ＮＤ３・・・Ｎ型拡散層、ＦＧ１〜ＦＧ３・・・ゲート層、ＡＬ１１〜ＡＬ１Ｂ・・・第１層アルミニウム配線層、ＡＬ２１〜ＡＬ２３・・・第２層アルミニウム配線層。
【発明の属する技術分野】
この発明は半導体装置に関し、例えば、データ出力バッファ及びデータ入力バッファを備える大規模集積回路装置ならびにそのデバイス帯電モデルによる静電破壊防止技術に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
図２０に示すように、保護回路を備えた出力回路の例として特開平５−１２８８７２号公報がある。この保護回路は、電源ＶＣＣあるいは、接地電位を基準に信号出力端子Ｄout に静電放電時のような負極性の高い電圧パルスが印加された場合、トランジスタ（ＭＯＳＦＥＴ）Ｑ２のゲートとドレイン又はドレインとソース間に負極性の高い電圧が印加されて、ドレインとゲート間のゲート絶縁膜破壊を防止するために、トランジスタＱ３とＱ４が設けられるものである。
【０００３】
これらの保護トランジスタＱ３とＱ４は、上記出力用のトランジスタＱ１とＱ２のゲートと出力端子Ｄout が接続された出力ノードとの間に設けられ、ゲートに回路の接地電位が与えられている。そして、そのチャンネル長をパンチスルーが生じない程度で短くして、出力端子Ｄout に負極性の静電放電電圧が印加されたとき、導通状態になって出力用のトランジスタＱ１とＱ２のゲート電圧を出力端子Ｄout と同レベルまで低下させる。
【０００４】
【発明が解決しようとする課題】
デバイスの静電破壊は、静電気放電（Electro-static Discharge；ＥＳＤ）により起こる。このＥＳＤ現象は次のような三つに分類される。（１）人体モデル(Human Body Model ；HBD)、（２）デバイス帯電モデル(Charge Device Model；CDM)、（３）電界誘導モデル(Field Induced Model) がある。このうち、デバイス帯電モデルには、パッケージ帯電モデル(Charge Package Model ；CPM)も含まれる。このうち、（３）電界誘導モデルは、事例が少ないためにあまり問題にされてはいない。
【０００５】
人体モデルは、静電気で帯電した人がデバイスに接触し、デバイスのピンに放電するモデルをいい、このとき、他のピンが接地されているなど、何らかの電位に接続されている場合、放電電流がデバイス内を貫通してデバイスを破壊に至らしめる。あるいは、帯電した人がデバイスを手で持った状態で、デバイスのピンを金属板に接触させた場合も同様な現象が生じる。この人体モデルによる試験回路は、人体を静電容量（キャパシタ）として、それに充電を行い、抵抗を皮膚抵抗値に置き換えてデバイスのピンに接続して、電圧パルスを印加させるものである。上記公報のＥＳＤ保護回路は、外部端子に負極性の高電圧パルスが印加されたときを問題とするものであるため、上記の人体モデルを前提としたものであるということができる。
【０００６】
近年の自動化技術の進展に伴い、デバイスを人間の手で扱うことが少なく人体モデルによるＥＳＤ破壊対策の必要性は低くなるのに対して、上記ＩＣ試験工程の自動化や機器組み立て工程の自動化によって、デバイスの搬送時におけるパッケージの摩擦や帯電した製造装置等への接触によってデバイス自体が帯電するという、上記のデバイス帯電モデルによる帯電が多発する傾向にある。
【０００７】
このデバイス帯電モデルは、図１８に示すように、デバイス（ＬＳＩ）が帯電した絶縁体に接近すると、Ａのように静電誘導によってデバイスの導体部全部（チップ、リードフレーム、ワイヤなどのすべて）が一様に帯電する。そして、Ｂのように誘導電荷が放電するときに静電破壊が生じる。あるいは、Ｂの誘導電荷の放電の結果として、Ｃのようにデバイスに実帯電が発生し、これが図１９のようにリードが接地されるときに放電が発生して静電破壊が生じる。このように帯電モデルによるＥＳＤ破壊は、デバイスの導体部に一様に帯電した電荷が、放電ピンのパッドに集中して起こるものである。
【０００８】
つまり、帯電モデルでは、パッケージの摩擦や上記のような絶縁体の正又は負の帯電に応じて負又は正のいずれにも帯電するので、それぞれに対応した対策が必要となる。そして、上記のような実帯電状態に対しては内部ノードに電荷が閉じ込まれることになるために、保護用のＭＯＳＦＥＴ自体も保護の対象となるものである。したがって、上記公報のように人体モデルによる負極性の高電圧パルスのみに対する対策では不十分であることの他、保護用のトランジスタのチャンネル長を短く形成するものであるので、上記のようなデバイス帯電モデルにおいては保護用のトランジスタが先に破壊されやすく、信頼性に欠けるという問題を有するものである。
【０００９】
この発明の目的は、デバイス帯電による出力回路又は入力回路のＥＳＤ破壊に対する保護回路を備えた半導体装置を提供することにある。
【００１０】
この発明の他の目的は、チップサイズを大きくすることなく、効果的にデバイス帯電による出力回路又は入力回路のＥＳＤ破壊に対する保護を可能にした半導体装置を提供することにある。
【００１１】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち１つの代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、外部端子に一方のソース又はドレインが接続された出力ＭＯＳＦＥＴのゲートと上記外部端子の間に設けられて、ゲートが高電圧側電源端子に接続されて上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＰチャンネル型の第１保護用ＭＯＳＦＥＴ、又はそのゲートが低電圧側電源端子に接続され、上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＮチャンネル型の第２保護用ＭＯＳＦＥＴを設ける。
【００１３】
上記手段によれば、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により出力ＭＯＳＦＥＴのゲート側の電荷も放電させることができるのでＥＳＤ破壊を防止することができる。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち他の１つの代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、外部端子にゲートが接続された入力ＭＯＳＦＥＴの出力信号が得られるソース又はドレインと上記外部端子との間に、そのゲートが高電圧側電源端子に接続されたＰチャンネル型の第３保護用ＭＯＳＦＥＴ又はそのゲートが低電圧側電源端子に接続されたＮチャンネル型の第４保護用ＭＯＳＦＥＴを設ける。
【００１５】
上記手段によれば、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により入力ＭＯＳＦＥＴの出力ノードであるソース又はドレイン側の電荷も放電させることができるのでＥＳＤ破壊を防止することができる。
【００１６】
【発明の実施の形態】
図１には、この発明に係るデータ出力バッファＤＯＢの一実施例の回路図が示されている。同図の各回路素子は、他の同様な複数のデータ出力バッファや図示しない入力バッファ及び内部回路とともに、ダイナミック型ＲＡＭ等のような大規模集積回路装置ＬＳＩに形成される。それ故、図１の各回路素子は、公知の半導体集積回路の製造技術によって、大規模集積回路装置ＬＳＩを構成する他の回路素子とともに１個の単結晶シリコンのような半導体基板面上に形成される。
【００１７】
この実施例においては、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。また、以下の記述では、対応するボンディングパッド及びボンディングワイヤ等を含めて外部端子と称する。また、本願においてＭＯＳＦＥＴは、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）の意味で用いている。
【００１８】
図１において、この実施例のデータ出力バッファＤＯＢは、回路の高電位側電源電圧つまり電源電圧ＶＣＣと外部端子つまりデータ出力端子Ｄｏｕｔとの間に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＮ１と、データ出力端子Ｄｏｕｔと回路の低電位側電源電圧つまり接地電位ＶＳＳとの間に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＮ２とを含む。このうち、出力ＭＯＳＦＥＴＮ１のゲートつまり内部ノードｎａは、ノア（ＮＯＲ）ゲートＮＯ１の出力端子に結合され、出力ＭＯＳＦＥＴＮ２のゲートつまり内部ノードｎｂは、ノアゲートＮＯ２の出力端子に結合される。ノアゲートＮＯ２の一方の入力端子には、データ出力バッファＤＯＢの図示されない前段回路から内部出力信号ＯＤが供給され、ノアゲートＮＯ１の一方の入力端子には、そのインバータＶ１による反転信号が供給される。ノアゲートＮＯ１及びＮＯ２の他方の入力端子には、図示されないタイミング発生回路から内部制御信号ＤＯＣのインバータＶ２による反転信号が共通に供給される。
【００１９】
これにより、出力ＭＯＳＦＥＴＮ１は、ノアゲートＮＯ１の出力信号がハイレベルとされるとき、言い換えるならば内部制御信号ＤＯＣがハイレベルとされかつ内部出力信号ＯＤがハイレベルとされるときオン状態となり、データ出力端子Ｄｏｕｔを電源電圧ＶＣＣよりそのしきい値電圧分だけ低い（ＶＣＣ−Ｖth) ハイレベルとする。一方、出力ＭＯＳＦＥＴＮ２は、ノアゲートＮＯ２の出力信号がハイレベルとされるとき、言い換えるならば内部制御信号ＤＯＣがハイレベルとされかつ内部出力信号ＯＤがロウレベルとされるときオン状態となり、データ出力端子Ｄｏｕｔを接地電位ＶＳＳのようなロウレベルとする。
【００２０】
この実施例において、データ出力バッファＤＯＢは、出力ＭＯＳＦＥＴＮ１のゲートつまり内部ノードｎａとデータ出力端子Ｄｏｕｔとの間に設けられる保護用ＮチャンネルＭＯＳＦＥＴＮ３と、出力ＭＯＳＦＥＴＮ２のゲートつまり内部ノードｎｂとデータ出力端子Ｄｏｕｔとの間に設けられる保護用ＮチャンネルＭＯＳＦＥＴＮ４が設けられる。これらの保護用ＭＯＳＦＥＴＮ３及びＮ４のゲートには、回路の低電位側電源電圧つまり接地電位ＶＳＳが共通に供給される。これにより、ＭＯＳＦＥＴＮ３及びＮ４は、大規模集積回路装置ＬＳＩの通常の動作状態において定常的にオフ状態とされ、データ出力バッファＤＯＢの動作に影響を与えないものとされる。
【００２１】
上記出力ＭＯＳＦＥＴＮ１のゲートつまり内部ノードｎａとデータ出力端子Ｄｏｕｔとの間に設けられる保護用ＰチャンネルＭＯＳＦＥＴＰ１と、出力ＭＯＳＦＥＴＮ２のゲートつまり内部ノードｎｂとデータ出力端子Ｄｏｕｔとの間に設けられる保護用ＰチャンネルＭＯＳＦＥＴＰ２が設けられる。これらの保護用ＭＯＳＦＥＴＰ１及びＰ２のゲートには、回路の高電位側電源電圧ＶＣＣに共通に接続される。これにより、ＭＯＳＦＥＴＰ１及び１Ｐ２、大規模集積回路装置ＬＳＩの通常の動作状態において定常的にオフ状態とされ、データ出力バッファＤＯＢの動作に影響を与えないものとされる。
【００２２】
パッケージ封入を終えた大規模集積回路装置ＬＳＩは、試験工程や機器組み立て工程におけるパッケージの摩擦や帯電した製造装置等への接触等によってデバイス自体が帯電するいわゆるデバイス帯電モデルによる帯電を受ける。このパッケージの帯電は、静電誘導によってデータ出力バッファＤＯＢの内部ノードｎａ〜ｎｅを例えば比較的大きな絶対値の正又は負電位に帯電させる。そして、デバイス帯電により内部ノードｎｄつまりデータ出力端子Ｄｏｕｔに蓄積された正電荷又は負電荷は、製造工程においてデータ出力端子Ｄｏｕｔが治工具や人体等の導体に接触することにより放電して低電位となるのに対して、内部ノードｎａやｎｂは前記保護用のＭＯＳＦＥＴがないときには放電経路がないので、出力ＭＯＳＦＥＴＮ１のゲート及びソース間ならびに出力ＭＯＳＦＥＴＮ２のゲート及びドレイン間には、内部ノードｎａ及びｎｂの帯電電圧に相当する比較的大きな正電圧又は負電圧が印加されることになる。
【００２３】
この実施例の保護用のＮチャンネルＭＯＳＦＥＴＮ３及びＮ４は、そのゲートつまり内部ノードｎｅがデバイス帯電により正の高電圧とされたとき、そのソースつまりデータ出力端子Ｄｏｕｔの電位が導体接触にともなう放電により低下することでオン状態となる。これにより、内部ノードｎａ及びｎｂに蓄積された電荷は、これらのＭＯＳＦＥＴＮ３及びＮ４を介して放電されて低電位となる。この結果、上記のようなデバイス帯電による正の高電圧に対しては、出力ＭＯＳＦＥＴＮ１のゲート・ソース間電圧及び出力ＭＯＳＦＥＴＮ２のゲート・ドレイン間電圧を小さくしてその酸化膜破壊を防止し、大規模集積回路装置ＬＳＩの信頼性を高めることができるものとなる。
【００２４】
この実施例の保護用のＰチャンネルＭＯＳＦＥＴＰ１及びＰ２は、そのゲートつまり内部ノードｎｅがデバイス帯電により負の高電圧とされたとき、そのソースつまりデータ出力端子Ｄｏｕｔの電位が導体接触にともなう放電により低下することでオン状態となる。これにより、内部ノードｎａ及びｎｂに蓄積された電荷は、これらのＭＯＳＦＥＴＰ１及びＰ２を介して放電されて低電位となる。この結果、上記のようなデバイス帯電による負の高電圧に対しては、出力ＭＯＳＦＥＴＮ１のゲート・ソース間電圧及び出力ＭＯＳＦＥＴＮ２のゲート・ドレイン間電圧を小さくしてその酸化膜破壊を防止し、大規模集積回路装置ＬＳＩの信頼性を高めることができるものとなる。
【００２５】
出力ＭＯＳＦＥＴＮ１及びＮ２は、内部ノードｎａやｎｂに正の高電圧が発生したとき、放電によりデータ出力端子Ｄｏｕｔの電位が低下してからそのゲートつまり上記内部ノードｎａ及びｎｂの電位が低下するまでの間、一時的にオン状態となる。この間、内部ノードｎｃつまり電源電圧供給点ＶＣＣと内部ノードｎｅつまり接地電位供給点ＶＳＳに蓄積された正電荷は、出力ＭＯＳＦＥＴＮ１及びＮ２とデータ出力端子Ｄｏｕｔを介してそれぞれ放電され、これによって内部ノードｎｃ及びｎｅの電位も低下する。また、デバイス帯電により負電圧に帯電されたときにも、内部ノードｎａやｎｂの放電による電位上昇に伴い、出力ＭＯＳＦＥＴＮ１やＮ２が一時的にオン状態となって内部ノードｎｃつまり電源電圧供給点ＶＣＣと内部ノードｎｅつまり接地電位供給点ＶＳＳに蓄積された負電荷を放電させる。
【００２６】
図２には、図１のデータ出力バッファＤＯＢの一実施例の部分的な平面配置図が示されている。同図には、上記出力ＭＯＳＦＥＴＮ１及びＮ２と、保護用のＮチャンネルＭＯＳＦＥＴＮ３とＮ４が代表として例示的に示されている。同図をもとに、この実施例のデータ出力バッファＤＯＢの部分的なレイアウトの概要ならびにその特徴について説明する。なお、図２では、一点鎖線によってウェル領域が示され、最も細い実線によって拡散層が示される。また、破線によってゲート層が示され、やや太い実線と最も太い実線によって第１層及び第２層のアルミニウム配線層がそれぞれ示される。
【００２７】
図２において、この実施例のデータ出力バッファＤＯＢを構成する出力ＭＯＳＦＥＴＮ１は、Ｎ型半導体基板面上のＰ型ウェル領域ＰＷＥＬＬ内に形成されたＮ型拡散層ＮＤ１をそのソース及びドレインとする。このＮ型拡散層ＮＤ１は、例えばポリシリコンからなり四つに分岐されたゲート層ＦＧ１によって５分割される。このうち、最も左側の部分と中央部分ならびに最も右側の部分は、第１層のアルミニウム配線層ＡＬ１４，ＡＬ１６及びＡＬ１８と対応する複数のコンタクト及びスルーホールを介して、内部ノードｎｃつまり電源電圧供給点ＶＣＣとなる第２層のアルミニウム配線層ＡＬ２１に結合される。また、残り二つの部分は、対応する複数のコンタクトを介して第１層のアルミニウム配線層ＡＬ１５及びＡＬ１７にそれぞれ結合された後、対応する複数のスルーホールを介して内部ノードｎｄとなる第２層のアルミニウム配線層ＡＬ２３に結合される。アルミニウム配線層ＡＬ２３は、図示されないボンディングパッドに結合され、さらにボンディングワイヤを介してデータ出力端子Ｄｏｕｔに結合される。ＭＯＳＦＥＴＮ１のゲートとなるゲート層ＦＧ１は、複数のコンタクトを介して、内部ノードｎａとなる第１層のアルミニウム配線層ＡＬ１３に結合される。
【００２８】
同様に、データ出力バッファＤＯＢを構成する出力ＭＯＳＦＥＴＮ２は、Ｐ型ウェル領域ＰＷＥＬＬ内に形成されたＮ型拡散層ＮＤ２をそのソース及びドレインとする。このＮ型拡散層ＮＤ２は、やはり四つに分岐されたゲート層ＦＧ２によって５分割される。このうち、最も左側の部分と中央部分ならびに最も右側の部分は、第１層のアルミニウム配線層ＡＬ１９，ＡＬ１Ａ及びＡＬ１Ｂと対応する複数のコンタクト及びスルーホールを介して、内部ノードｎｅつまり接地電位供給点ＶＳＳとなる第２層のアルミニウム配線層ＡＬ２２に結合される。また、残り二つの部分は、対応する複数のコンタクトを介して第１層のアルミニウム配線層ＡＬ１２及びＡＬ１５にそれぞれ結合された後、対応する複数のスルーホールを介して上記第２層のアルミニウム配線層ＡＬ２３に結合される。ＭＯＳＦＥＴＮ２のゲートとなるゲート層ＦＧ２は、複数のコンタクトを介して、内部ノードｎｂとなる第１層のアルミニウム配線層ＡＬ１１に結合される。
【００２９】
静電破壊防止のために設けられる保護用のＭＯＳＦＥＴＮ３及びＮ４は、Ｐ型ウェル領域ＰＷＥＬＬ内に形成されたＮ型拡散層ＮＤ３をそのソース及びドレインとする。このＮ型拡散層ＮＤ３は、ポリシリコンからなり二つに分岐されたゲート層ＦＧ３によって３分割される。このうち、ＭＯＳＦＥＴＮ３のドレインとなる最も右側の部分は、複数のコンタクトを介して、内部ノードｎａとなる上記第１層のアルミニウム配線層ＡＬ１３に結合される。また、ＭＯＳＦＥＴＮ４のドレインとなる最も左側の部分は、複数のコンタクトを介して、内部ノードｎｂとなる上記第１層のアルミニウム配線層ＡＬ１１に結合される。そして、ＭＯＳＦＥＴＮ３及びＮ４のソースとなる中央部分は、複数のコンタクトを介して第１層のアルミニウム配線層ＡＬ１２に結合された後、複数のスルーホールを介して内部ノードｎｄとなる第２層のアルミニウム配線層ＡＬ２３に結合される。ＭＯＳＦＥＴＮ３及びＮ４のゲートとなるゲート層ＦＧ３は、複数のコンタクトを介して上記第１層のアルミニウム配線層ＡＬ１Ａに結合された後、接地電位供給点ＶＳＳとなる第２層のアルミニウム配線層ＡＬ２２に結合される。
【００３０】
以上のように、この実施例では、出力ＭＯＳＦＥＴＮ１及びＮ２の酸化膜破壊を防止するためのＭＯＳＦＥＴＮ３及びＮ４が、出力ＭＯＳＦＥＴＮ１及びＮ２と同一のＰ型ウェル領域ＰＷＥＬＬ内に近接して配置されるため、ＭＯＳＦＥＴＮ３及びＮ４と出力ＭＯＳＦＥＴＮ１及びＮ２との間の配線抵抗を小さくし、その静電破壊防止効果を高めることができるとともに、ＭＯＳＦＥＴＮ３のソースとなるＮ型拡散層ＮＤ３の最も右側の部分と出力ＭＯＳＦＥＴＮ１のソースとしてデータ出力端子Ｄｏｕｔに結合されるＮ型拡散層ＮＤ１の左から２番目の部分とが、Ｎ型拡散層ＮＤ１の最も左側の部分をはさんで、言い換えるならば互いに隣接しないように配置され、これによって比較的高電圧の印加が予想されるこれらの内部ノード間の破壊耐圧を高めることができるものとなる。
【００３１】
図３には、上記図２のａ−ａ’線での一実施例の概略素子構造断面図が示されている。出力ＭＯＳＦＥＴＮ１（Ｎ２は図示されない）が形成されるウェル領域ＰＷＥＬＬに、保護用のＮチャンネルＭＯＳＦＥＴＮ３とＮ４が形成される。Ｌ１〜Ｌ８は、これらのＭＯＳＦＥＴのソース，ドレインを構成するＮ型拡散層である。
【００３２】
ＬＯＣＯＳ酸化膜２を介して隣接して配置されるＮ型拡散層Ｌ３とＬ４は、
ＰＷＥＬＬをベースとしてた寄生ラテラルＮＰＮトランジスタを構成するので、拡散層Ｌ３又はＬ４のどちらか一方にだけ出力ノードｎｄを接続しないようにする必要がある。あるいは、Ｌ３又はＬ４の両方を出力ノードｎｄに接続してもよい。この理由は、上記拡散層Ｌ３又はＬ４のいずれか一方を出力ノードｎｄに接続した場合には、出力ノードｎｄが接地されるとき、言い換えるならば、パッケージの電荷を放電するとき、拡散層Ｌ３とＬ４の間に電位差が発生し、Ｌ３−ＰＷＥＬＬ−Ｌ４の経路で放電が発生し、Ｌ３又はＬ４はかかる放電電流によるＰＮ接合破壊が生じる虞れがある。
【００３３】
このため、この実施例では、ＭＯＳＦＥＴＮ３とＮ４の共通接続されて出力端子ノードｎｄに接続されるソース，ドレインを拡散層Ｌ２により構成し、内部ノードｎａに接続される他方のソース，ドレインを拡散層Ｌ３により構成し、上記のような出力端子（ノードｎｄ）の放電時において、上記のような寄生ラテラルＮＰＮトランジスタがオン状態になることを防止している。
【００３４】
同図の他の構造は、前記図２の平面図配置図の記号と一致しており、前記の説明から容易に理解されるであろう。
【００３５】
図４には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。デバイス帯電による素子破壊は、負電荷帯電の静電破壊耐圧電圧が正電荷の帯電時の静電破壊耐圧電圧にくらべて大きいこと、言い換えるならば、ＭＯＳデバイスにあっては負電荷帯電に対して強い。この実施例においては、このような事情を考慮して、回路の簡素化のために専ら正電荷帯電による破壊防止対策がなされている。
【００３６】
出力ＭＯＳＦＥＴＮ１とＮ２と、それをスイッチ制御するノアゲート回路ＮＯ１とＮＯ２及びインバータ回路Ｖ１とＶ２からなる前記同様なデータ出力バッファに対して、デバイス帯電に対する保護を図りつつ、出力信号の立ち上がりの高速化のための電源電圧ＶＣＣ側の出力ＭＯＳＦＥＴＮ１に対して、バイポーラ型ＮＰＮトランジスタＢＮ１が並列形態に設けられる。すなわち、このトランジスタＢＮ１は、そのコレクタが出力ＭＯＳＦＥＴＮ１とドレインと共通に電源電圧端子ＶＣＣに接続され、エミッタは出力端子Ｄout に接続され、ベースは抵抗Ｒ１を介してＭＯＳＦＥＴＮ１のゲート（内部ノードｎａ）に接続される。
【００３７】
低電源電圧側である接地電位側の出力ＭＯＳＦＥＴＮ２に対しては、そのゲート（内部ノードｎｂ）とドレイン（出力ノードｎｄ）との間に、保護用のＮチャンネルＭＯＳＦＥＴＮ３が設けられる。この保護用のＭＯＳＦＥＴＮ３のゲートには、低電圧側である接地電位点に接続される。
【００３８】
図５には、上記図４の出力ＭＯＳＦＥＴＮ１とバイポーラ型トランジスタＢＮ１の一実施例の概略断面構造図が示されている。Ｎ型基板上に形成されたＰ型ウェル領域ＰＷＥＬＬ１に、出力ＭＯＳＦＥＴＮ１が形成される。このウェル領域ＰＷＥＬＬ１には、図示しない他方の出力ＭＯＳＦＥＴＮ２や保護用のＭＯＳＦＥＴＮ３も形成される。
【００３９】
バイポーラ型トランジスタＢＮ１は、特に制限されないが、ＬＯＣＯＳ酸化膜を介して隣接して形成されたＰ型ウェル領域ＰＷＥＬＬ２に形成される。このＰＷＥＬＬ２は、上記のようなＮチャンネル型ＭＯＳＦＥＴを形成するためのＰＷＥＬＬ１と同時に形成される。そして、このＰＷＥＬＬ２をベース領域とし、ＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ３等のソース，ドレイン拡散層と同時に形成されるＮ+ 型拡散層を形成してエミッタ領域として用いる。Ｎ基板には、電源電圧ＶＣＣのバイアス電圧が供給され、これをコレクタとして用いるようにするものである。上記バイポーラ型トランジスタＢＮ１のエミッタは、出力端子Ｄout に接続されるとともに、出力ＭＯＳＦＥＴＮ１の出力ノード側と接続される。上記ベース領域としてのＰＥＬＬ２は、ＭＯＳＦＥＴＮ１のゲート等の内部ノードと接続される。出力ＭＯＳＦＥＴＮ１のドレインは、上記電源電圧ＶＣＣに接続される。
【００４０】
この実施例においは、正電荷が帯電したとき、電源電圧側の出力ＭＯＳＦＥＴＮ１のゲートが接続される内部ノードｎａは、出力端子Ｄout が接地されることによる放電時において、バイポーラ型トランジスタＢＮ１のベース，エミッタを通して共に放電される。これにより、電源電圧側の出力ＭＯＳＦＥＴＮ１には、上記バイポーラ型トランジスタＢＮ１が保護用素子として作用することとなる。また、電源電圧側のノードｎｃは、上記バイポーラ型トランジスタＢＮ１とＭＯＳＦＥＴＮ１を通して前記同様に放電される。
【００４１】
一方、接地電位側の出力ＭＯＳＦＥＴＮ２においては、そのゲートが接続される内部ノードｎｂは前記同様に保護用のＭＯＳＦＥＴＮ３を通して放電される。接地電位側ｎｅはＭＯＳＦＥＴＮ２を通して放電される。これらの各ノードｎａ〜ｎｅは、出力端子Ｄout の接地電位の導体に触れて放電するときに、ほぼ同時に放電する。このため、出力バッファの各ノード間の電位差が大きくならないので、言い換えるならば、出力ＭＯＳＦＥＴＮ１，Ｎ２のゲート絶縁膜が破壊されような大きな電圧となる前に放電してしまうので、ＥＳＤ破壊を防止することができる。
【００４２】
この実施例においては、回路が動作状態のときにはバイポーラ型トランジスタＢＮ１が出力トランジスタとして作用する。すなわち、駆動回路であるノアゲート回路ＮＯ１の出力信号がハイレベルにされると、バイポーラ型トランジスタＢＮ１がオン状態となり、出力ＭＯＳＦＥＴＮ１とともに出力端子Ｄout に充電電流を流すので、出力信号の立ち上がりを速くすることができる。つまり、この実施例のバイポーラ型トランジスタＢＮ１は、前記のようなＥＳＤ破壊に対する保護動作と、動作状態での動作速度の高速化を実現するという２つの機能を合わせ持つような役割を果たすことができる。
【００４３】
図６には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例では、デバイス帯電による素子破壊防止をより完全にするために、前記図４の実施例において負電荷帯電によるＥＳＤ破壊防止対策も採られている。
【００４４】
この実施例では、前記図４の実施例のような出力バッファに加えて、出力ＭＯＳＦＥＴＮ１のゲート（内部ノードｎａ）と出力ノード（ｎｄ）との間、及び出力ＭＯＳＦＥＴＮ２のドレイン（出力ノードｎｄ）とゲート（内部ノードｎｂ）との間に、保護用のＰチャンネルＭＯＳＦＥＴＰ１とＰ２が設けられる。これらのＭＯＳＦＥＴＰ１とＰ２のゲートは、共通に電源電圧ＶＣＣ（ノードｎｃ）に接続される。
【００４５】
この実施例においは、正電荷が帯電したときには前記同様にバイポーラ型トランジスタＢＮ１とＮチャンネルＭＯＳＦＥＴＮ３によりＥＳＤ破壊を防止し、負電荷が帯電したときには、前記図１の実施例と同様にＰチャンネルＭＯＳＦＥＴＰ１とＰ２がオン状態になって、ＥＳＤ破壊を防止するものとなる。
【００４６】
図７には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例では、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１とＮチャンネル型の出力ＭＯＳＦＥＴＮ２からなるＣＭＯＳ構成とされる。このようにＣＭＯＳ構成の場合、Ｐチャンネル出力ＭＯＳＦＥＴＰ１のゲートには、ナンド（ＮＡＮＤ）ゲート回路ＮＡ１により駆動信号が供給される。これに応じて、ナンドゲート回路ＮＡ１に入力には、出力信号ＤＯと制御信号ＤＯＣが直接供給される。この実施例においては、Ｐチャンネル出力ＭＯＳＦＥＴＰ１の静電破壊耐圧（デバイス帯電モデル）は、Ｎチャンネル出力ＭＯＳＦＥＴＮ１より高いので、回路の簡素化のためにＮチャンネル出力ＭＯＳＦＥＴＮ２に対してのみ、前記同様な保護用のＮチャンネルＭＯＳＦＥＴＮ４が設けられる。
【００４７】
上記のようにＰチャンネル出力ＭＯＳＦＥＴＰ１の静電破壊耐圧が高いのは経験的に判っているものであり、その理由は、ＣＭＯＳ構造としたときのラッチアップ防止のために、Ｐチャンネル出力ＭＯＳＦＥＴＰ１のドレインと出力端子Ｄout の間には、約１０〜２０Ω程度の拡散抵抗Ｒ１が設けられているため、放電電流波形が鈍化してドレイン電位の変化を遅くすること、及びＰチャンネルＭＯＳＦＥＴのゲート酸化膜耐圧がＮチャンネルＭＯＳＦＥＴのゲート酸化膜耐圧に比べて高いことによるものであると推測される。
【００４８】
図８には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例においては、前記図７の実施例と同様に、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１とＮチャンネル型の出力ＭＯＳＦＥＴＮ２からなるＣＭＯＳ構成とされる。このようにＣＭＯＳ構成の場合、ＰチャンネルＭＯＳＦＥＴＰ１の電流駆動能力が小さく、出力の立ち上がりが比較的遅くなるため、前記図４の実施例と同様なバイポーラ型トランジスタＢＮ１が設けられる。これにより、出力バッファが動作状態においては、バイポーラ型トランジスタＢＮ１の電流が支配的に作用して出力信号の立ち上がりを速く、Ｐチャンネル出力ＭＯＳＦＥＴＰ１により、出力レベルを電源電圧ＶＣＣまで高くして出力ハイレベルマージンを大きくするものである。
【００４９】
ＥＳＤ破壊対策としては、出力ＭＯＳＦＥＴＮ２の保護は、前記同様に保護用のＮチャンネルＭＯＳＦＥＴＮ３により行われる。また、Ｐチャンネル出力ＭＯＳＦＥＴＰ１の保護は、其れ自身のゲート絶縁膜の静電破壊耐圧が高いこと及び拡散抵抗Ｒ２によりドレイン電位の変化が緩やかにできるので、これられが実質的な保護対策とされる。また、バイポーラ型トランジスタＢＮ１に関しては、ＭＯＳＦＥＴとは異なり、内部ノードｎｇはベース，エミッタ間のＰＮ接合により放電されるので格別な静電破壊対策は必要ない。
【００５０】
図９には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例においては、前記図８の実施例に電源電圧側の出力ＭＯＳＦＥＴとして、Ｎチャンネル出力ＭＯＳＦＥＴＮ１が加えられる。この理由は、出力電圧の立ち上がりとして、バイポーラ型トランジスタとＮチャンネル出力ＭＯＳＦＥＴにより、小さな素子サイズにより大きな電流を得るようにして実質的なハイレベルへの立ち上がりを速くする。そして、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ３の役割は、出力電圧がＶＣＣ−ＶBE（バイポーラ型トランジスタＢＮ１のベース，エミッタ間電圧）まで達すると、かかるバイポーラ型トランジスタＢＮ１がオフ状態になり、ＶＣＣ−Ｖth（ＭＯＳＦＥＴＮ１のしきい値電圧）まで達するとＭＯＳＦＥＴＮ１がオフ状態になった後に、出力電圧を電源電圧ＶＣＣまで立ち上げるレベル補償動作にある。このように、ＰチャンネルＭＯＳＦＥＴＰ３は、出力レベルの補償を行うものであるので小さなサイズにより形成される。このようなレベル補償動作によって、電源電圧ＶＣＣの低電圧化を図ることができる。
【００５１】
この実施例において、Ｐチャンネル出力ＭＯＳＦＥＴＰ３のＥＳＤ対策は、ラッチアップ防止用の拡散抵抗Ｒ２等により省略され、Ｎチャンネル出力ＭＯＳＦＥＴＮ１に対する正電荷の帯電による破壊防止は、バイポーラ型トランジスタＢＮ１により行うようにされる。接地電位側の出力ＭＯＳＦＥＴＮ２の正電荷の帯電による破壊防止は、前記同様な保護用のＮチャンネルＭＯＳＦＥＴＮ３により行われる。そして、負電荷の帯電による破壊防止をより確実にするために、保護用のＰチャンネルＭＯＳＦＥＴＰ１とＰ２が、Ｎチャンネル出力ＭＯＳＦＥＴＮ１及びＮ２のソースのゲートと出力ノードとの間に設けられる。
【００５２】
図１０には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例においては、ＣＭＯＳ構成の出力バッファに向けられている。すなわち、Ｐチャンネル出力ＭＯＳＦＥＴＰ１とＮチャンネル出力ＭＯＳＦＥＴＮ２により出力回路が構成される。その駆動回路として、Ｐチャンネル出力ＭＯＳＦＥＴＰ１のゲートにはナンドゲート回路ＮＡ１が設けられ、Ｎチャンネル出力ＭＯＳＦＥＴＮ２のゲートにはノアゲート回路ＮＯ２が設けられる。上記ゲート回路ＮＡ１とＮＯ２の一方の入力には出力すべき信号ＤＯが供給され、ゲート回路ＮＡ１の他方の入力には制御信号ＤＯＣが供給され、ゲート回路ＮＯ２の他方の入力には制御信号ＤＯＣがインバータ回路Ｖ２によって反転されて供給される。
【００５３】
このようなデータ出力バフッァにおけるデバイス帯電により正電荷によるＥＳＤ破壊を防止するために、出力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に保護用のＮチャンネルＭＯＳＦＥＴＮ３とＮ４が設けられる。これらのＮチャンネルＭＯＳＦＥＴＮ３とＮ４のゲートは、回路の接地電位側に接続される。これにより、データ出力バンファが動作状態に置かれるとき、これらの保護用のＭＯＳＦＥＴＮ３とＮ４は共に定常的にオフ状態になって、出力動作に何ら悪影響を及ぼさない。
【００５４】
パッケージ封入後の大規模集積回路装置ＬＳＩは、デバイス帯電モデルによる帯電によってデータ出力バッファＤＯＢの内部ノードｎａ〜ｎｅを例えば比較的大きな絶対値の正電位とされ、出力端子Ｄout に蓄積された正電荷が、導体接触により放電して低電位となったときに、保護用のＭＯＳＦＥＴＮ３とＮ４がオン状態になり、内部ノードｎａ及びｎｂの帯電電圧に相当する比較的大きな正電圧を放電させて、出力ＭＯＳＦＥＴＰ１とＮ２のＥＳＤ破壊を防止する。なお、前記のように、Ｐチャンネル出力ＭＯＳＦＥＴＰ１の出力側には前記のようなラッチアップ防止用の拡散抵抗が設けられていが、同図では省略されている。
【００５５】
図１１には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例においては、ＣＭＯＳ構成の出力バッファに向けられ、図１０の実施例と異なり、負電荷を帯電したときのＥＳＤ破壊防止対策が採られている。つまり、出力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に保護用のＰチャンネルＭＯＳＦＥＴＰ３とＰ４が設けられる。これらのＰチャンネルＭＯＳＦＥＴＰ３とＰ４のゲートは、電源電圧ＶＣＣにに接続される。これにより、データ出力バッファが動作状態に置かれるとき、これらの保護用のＭＯＳＦＥＴＰ３とＰ４は共に定常的にオフ状態になって、出力動作に何ら悪影響を及ぼさない。
【００５６】
デバイス帯電モデルによる帯電によってデータ出力バッファＤＯＢの内部ノードｎａ〜ｎｅを例えば負電位とされ、出力端子Ｄout に蓄積された負電荷が、導体接触により放電して低電位となったときに、保護用のＭＯＳＦＥＴＰ３とＰ４がオン状態になり、内部ノードｎａ及びｎｂの帯電電圧に相当する比較的大きな負電圧を放電させて、出力ＭＯＳＦＥＴＰ１とＮ２のＥＳＤ破壊を防止する。
【００５７】
図１２には、この発明に係るデータ出力バッファＤＯＢの他の一実施例の回路図が示されている。この実施例においては、ＣＭＯＳ構成の出力バッファに向けられ、図１０や図１１の実施例と異なり、Ｐチャンネル出力側ＭＯＳＦＥＴＰ１に対しては、負電荷を帯電したときのＥＳＤ破壊防止対策が採られ、Ｎチャンネル出力ＭＯＳＦＥＴＮ２に対しては正電荷を帯電したときのＥＳＤ破壊防止対策が採られている。つまり、出力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に前記のような保護用のＰチャンネルＭＯＳＦＥＴＰ３とＮチャンネルＭＯＳＦＥＴＮ４がそれぞれ設けられて、前記同様な保護動作を行うようにされる。
【００５８】
図１３には、この発明に係るデータ出力バッファＤＯＢの更に他の一実施例の回路図が示されている。この実施例においては、ＣＭＯＳ構成の出力バッファに向けられ、図１２実施例と逆に、Ｐチャンネル出力側ＭＯＳＦＥＴＰ１に対しては、正電荷を帯電したときのＥＳＤ破壊防止対策が採られ、Ｎチャンネル出力ＭＯＳＦＥＴＮ２に対しては負電荷を帯電したときのＥＳＤ破壊防止対策が採られている。つまり、出力ＭＯＳＦＥＴＰ１，Ｎ１のゲートと出力との間に前記のような保護用のＮチャンネルＭＯＳＦＥＴＮ３とＰチャンネルＭＯＳＦＥＴＰ４がそれぞれ設けられて、前記同様な保護動作を行うようにされる。
【００５９】
図１４には、この発明に係るデータ入力バッファＤＩＢの一実施例の回路図が示されている。同図をもとに、この実施例のデータ入力バッファＤＩＢの構成及び動作の概要ならびにその特徴について説明する。なお、この実施例のデータ入力バッファＤＩＢは、特に制限されないが、前記データ出力バッファＤＯＢならびに他の同様な複数のデータ入力バッファとともに、スタティック型ＲＡＭ等の大規模集積回路装置ＬＳＩに設けられる。
【００６０】
図１４において、この実施例のデータ入力バッファＤＩＢは、そのゲートが内部ノードｎｆとして外部端子つまりデータ入力端子Ｄｉｎに共通結合されるＰチャンネル型の入力ＭＯＳＦＥＴＰ３とＮチャンネル型の入力ＭＯＳＦＥＴＮ５とを含む。このうち、入力ＭＯＳＦＥＴＰ３のソースは、内部ノードｎｇつまり電源電圧供給点ＶＣＣに結合され、入力ＭＯＳＦＥＴＮ５のソースは、内部ノードｎｉつまり接地電位供給点ＶＳＳに結合される。これらの入力ＭＯＳＦＥＴのドレインは、内部ノードｎｈとして共通結合され、その電位は、内部入力信号ＩＤとしてデータ入力バッファＤＩＢの図示されない後段回路に供給される。これにより、内部入力信号ＩＤは、データ入力端子Ｄｉｎの電位が所定のハイレベルとされるとき接地電位ＶＳＳのようなロウレベルとされ、データ入力端子Ｄｉｎの電位が所定のロウレベルとされるとき電源電圧ＶＣＣのようなハイレベルとされる。
【００６１】
この実施例において、データ入力バッファＤＩＢは、さらに、内部ノードｎｆつまりデータ入力端子Ｄｉｎと内部ノードｎｈつまり入力ＭＯＳＦＥＴＰ３及びＮ５の共通結合されたドレインとの間にＮチャンネルＭＯＳＦＥＴＮ６と、内部ノードｎｆつまりデータ入力端子Ｄｉｎと内部ノードｎｉつまり接地電位供給点ＶＳＳとの間にもう一つのＮチャンネルＭＯＳＦＥＴＮ７とがそれぞれ設けられる。これらのＭＯＳＦＥＴＮ６及びＮ７のゲートは共通結合された後、回路の低電位側電源電圧つまり接地電位ＶＳＳに結合される。これにより、ＭＯＳＦＥＴＮ６及びＮ７は、大規模集積回路装置ＬＳＩの通常の動作状態において定常的にオフ状態とされ、データ入力バッファＤＩＢの動作に影響を与えないものとされる。
【００６２】
パッケージ封入後の大規模集積回路装置ＬＳＩは、デバイス帯電モデルによる帯電によってデータ入力バッファＤＩＢの内部ノードｎｆ〜ｎｉを例えば比較的大きな絶対値の正電位とされる。そして、デバイス帯電により内部ノードｎｆつまりデータ入力端子Ｄｉｎに蓄積された正電荷は、導体接触により放電して低電位となり、入力ＭＯＳＦＥＴＰ３のゲート・ドレイン間ならびに入力ＭＯＳＦＥＴＮ５のゲート・ソース間及びゲート・ドレイン間には、内部ノードｎｈ及びｎｉの帯電電圧に相当する比較的大きな正電圧が印加されようとする。
【００６３】
この実施例のデータ入力バッファＤＩＢでは、上記のように、入力ＭＯＳＦＥＴＰ３及びＮ５のゲート・ドレイン間ならびに入力ＭＯＳＦＥＴＮ５のゲート・ソース間に、そのゲートが接地電位ＶＳＳに共通結合されたＭＯＳＦＥＴＮ６及びＮ７がそれぞれ設けられ、これらのＭＯＳＦＥＴＮ６及びＮ７は、そのゲートつまり内部ノードｎｉがデバイス帯電により高電圧とされそのソースつまりデータ入力端子Ｄｉｎの電位が導体接触にともなう放電により低下することで選択的にオン状態となる。これにより、内部ノードｎｈ及びｎｉに蓄積された電荷は、これらのＭＯＳＦＥＴＮ６及びＮ７からデータ入力端子Ｄｉｎを介して放電され、低電位となる。この結果、入力ＭＯＳＦＥＴＰ３及びＮ５のゲート・ドレイン間電圧を小さくして、入力ＭＯＳＦＥＴの酸化膜破壊を防止し、大規模集積回路装置ＬＳＩの信頼性を高めることができるとともに、デバイス帯電により放電経路を持たない内部ノードｎｉつまり接地電位供給点ＶＳＳに蓄積された電荷をＭＯＳＦＥＴＮ７を介して放電することができる。
【００６４】
入力ＭＯＳＦＥＴＰ３は、放電によりデータ入力端子Ｄｉｎの電位が低下してからそのドレインつまり内部ノードｎｈの電位が低下するまでの間、ＭＯＳＦＥＴＮ６とともにオン状態となる。この間、デバイス帯電により内部ノードｎｇつまり電源電圧供給点ＶＣＣに蓄積された正電荷は、入力ＭＯＳＦＥＴＰ３及びＭＯＳＦＥＴＮ６を介して放電され、これによって内部ノードｎｇの電位も低下する。一方、ＭＯＳＦＥＴＮ６及びＮ７は、大規模集積回路装置ＬＳＩが通常の使用状態にあるとき、そのゲートに接地電位ＶＳＳが供給されることでオフ状態となり、大規模集積回路装置ＬＳＩの動作に影響を与えない。
【００６５】
図１５には、この発明が適用されたデータ入力バッファＤＩＢの他の一実施例の回路図が示されている。なお、この実施例は、前記図１４の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。また、この実施例は、後述する理由から明らかなように、データ入力バッファＤＩＢの内部ノードｎｆ〜ｎｉが負電位に帯電された場合において有効となる。
【００６６】
図１５において、この実施例のデータ入力バッファＤＩＢは、内部ノードｎｆつまりデータ入力端子Ｄｉｎと内部ノードｎｈつまり入力ＭＯＳＦＥＴＰ３及びＮ５の共通結合されたドレインとの間に設けられるＰチャンネルＭＯＳＦＥＴＰ４と、内部ノードｎｆつまりデータ入力端子Ｄｉｎと内部ノードｎｇつまり電源電圧供給点ＶＣＣとの間に設けられるもう一つのＰチャンネルＭＯＳＦＥＴＰ５とを含む。これらのＭＯＳＦＥＴＰ４及びＰ５のゲートは共通結合された後、回路の高電圧側電源電圧つまり電源電圧ＶＣＣに結合される。これにより、ＭＯＳＦＥＴＰ４及びＰ５は、大規模集積回路装置ＬＳＩの通常の動作状態において定常的にオフ状態とされ、データ入力バッファＤＩＢの動作に影響を与えないものとされる。
【００６７】
前記同様に大規模集積回路装置ＬＳＩが試験工程や機器組み立て工程においてデバイス帯電モデルによる帯電を受け、データ入力バッファＤＩＢの内部ノードｎｆ〜ｎｉが静電誘導によって負電位に帯電された後、内部ノードｎｆつまりデータ入力端子Ｄｉｎに蓄積された負電荷が導体接触により放電されると、ＭＯＳＦＥＴＰ４及びＰ５は、そのゲートつまり内部ノードｎｇがデバイス帯電による負電位とされそのソースつまりデータ入力端子Ｄｉｎの電位が導体接触にともなう放電により上昇することで選択的にオン状態となる。これにより、内部ノードｎｇ及びｎｈに蓄積された負電荷はＭＯＳＦＥＴＰ４及びＰ５を介して放電され、その電位も上昇する。この結果、入力ＭＯＳＦＥＴＰ３及びＮ５のゲート・ドレイン間電圧を小さくして酸化膜破壊を防止し、大規模集積回路装置ＬＳＩの信頼性を高めることができるとともに、放電経路を持たない内部ノードｎｇつまり電源電圧供給点ＶＣＣに蓄積された負電荷をＭＯＳＦＥＴＰ５を介して放電することができる。
【００６８】
入力ＭＯＳＦＥＴＮ５は、放電によりデータ入力端子Ｄｉｎの電位が上昇してからそのドレインつまり内部ノードｎｈの電位が上昇するまでの間、ＭＯＳＦＥＴＰ４とともにオン状態となる。この間、デバイス帯電により内部ノードｎｉつまり接地電位供給点ＶＳＳに蓄積された負電荷は、入力ＭＯＳＦＥＴＮ５及びＭＯＳＦＥＴＰ４を介して放電され、これによって内部ノードｎｉの電位も上昇する。一方、ＭＯＳＦＥＴＰ４及びＰ５は、大規模集積回路装置ＬＳＩが通常の使用状態にあるとき、そのゲートに電源電圧ＶＣＣが供給されることでオフ状態となり、大規模集積回路装置ＬＳＩの動作に影響を与えない。
【００６９】
図１６には、この発明が適用されたデータ入力バッファＤＩＢの更に他の一実施例の回路図が示されている。なお、この実施例は、前記図１４と図１５を組み合わせたものであり、正電荷及び負電荷の帯電による静電破壊防止を行うようにするものである。
【００７０】
図１７には、この発明に係る半導体装置の一実施例の外観図が示されている。（Ａ）には、パッケージの両側にリードが設けられるＤＩＰ／ＳＯＰ型パッケージを用いた例が示され、（Ｂ）にはパッケージの一辺のみにリードが設けられるＺＩＰ型パッケージを用いた例が示され、（Ｃ）にはパッケージの４辺から共にリードが設けられるＱＦＰ型パッケージを用いた例が示されている。
【００７１】
デバイス帯電モデルの静電破壊は、デバイスのリードが導体に接触する時に発生する。デバイスのリードのうち、このように導体に接触する確立の高いリードは、図１７（Ａ）〜（Ｃ）のようにいずれもパッケージ１のコーナー（端）に位置するリード２であり、パッケージ１の中央部分に位置するリード３は、上記導体と接触する確立が相対的に低いと考えられる。
【００７２】
そこで、パッケージ１のコーナー部分２に設けられたリードに対応して設けられるデータ出力バッファあるいはデータ入力バッファに対して、前記のような静電破壊防止回路を設けたものを用い、中央部分３に対応したリードには、かかるデバイス帯電モデルによる静電破壊防止回路を省略する。これにより、チップのサイズの小型化を図ることができる。
【００７３】
あるいは、人体モデルによる静電破壊防止は、上記のようなパッケージのコーナー部分ではなく、人手による取扱いにおいてはパッケージの中央部分のリードが人体と接触する確立が高いと予測されるから、中央部分３に対応したリードには、前記公報のような人体モデルに対応したような保護回路を設けるようにする。このようにすれば、デバイス帯電モデルと人体モデルの双方に対して強い保護回路を効率よく配置した半導体装置を得ることができる。
【００７４】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 外部端子に一方のソース又はドレインが接続された出力ＭＯＳＦＥＴのゲートと上記外部端子の間に設けられて、ゲートが高電圧側電源端子に接続されて上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＰチャンネル型の第１保護用ＭＯＳＦＥＴ、又はそのゲートが低電圧側電源端子に接続され、上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＮチャンネル型の第２保護用ＭＯＳＦＥＴを設けることにより、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により出力ＭＯＳＦＥＴのゲート側の電荷も放電させることによりＥＳＤ破壊を防止することができるという効果が得られる。
【００７５】
（２） 外部端子にゲートが接続された入力ＭＯＳＦＥＴの出力信号が得られるソース又はドレインと上記外部端子との間に、そのゲートが高電圧側電源端子に接続されたＰチャンネル型の第３保護用ＭＯＳＦＥＴ又はそのゲートが低電圧側電源端子に接続されたＮチャンネル型の第４保護用ＭＯＳＦＥＴを設けることにより、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により入力ＭＯＳＦＥＴの出力ノードであるソース又はドレイン側の電荷も放電させることによりＥＳＤ破壊を防止することができるという効果が得られる。
【００７６】
（３） 上記（１）と（２）において、保護用ＭＯＳＦＥＴはチャンネル長が出力ＭＯＳＦＥＴと同じかそれより大きく形成されているいるので、それ自体が帯電により破壊されてしまうことがなく、信頼性を高くすることができるという効果が得られる。
【００７７】
（４） 上記（１）の第１又は第２保護用ＭＯＳＦＥＴを、対応する出力ＭＯＳＦＥＴに近接し、かつその外部端子と結合される出力ＭＯＳＦＥＴのソース又はドレイン拡散層に対してそれと接続される上記第１又は第２保護用ＭＯＳＦＥＴのソース又はドレイン拡散層が隣接しないように配置することにより、寄生ラテラルトランジスタの発生によるＭＯＳＦＥＴのソース，ドレイン領域とウェルとのＰＮ接合が放電電流によって破壊されることを防止しつつ、効率よく内部ノードの電荷を放電させることができるという効果が得られる。
【００７８】
（５） 上記出力ＭＯＳＦＥＴのうち、電源電圧側の出力ＭＯＳＦＥＴのゲートにベースが接続され、コレクタが上記出力ＭＯＳＦＥＴのドレインと接続され、エミッタが上記ソースと接続されてなり、上記出力ＭＯＳＦＥＴが形成されるウェル領域と同時に形成される半導体領域をベースとし、上記出力ＭＯＳＦＥＴのソース，ドレイン拡散層と同時に形成された拡散層をエミッタ領域とし、基板をコレクタ領域とするバイポーラ型トランジスタが設けることにより、簡単な構成によりＥＳＤ破壊対策と出力信号の立ち上がりを高速にできるという２つの機能を持たせることができるという効果が得られる。
【００７９】
（６） 上記出力ＭＯＳＦＥＴは、外部端子に抵抗素子を介してドレインが接続されたＰチャンネル型の第３の出力ＭＯＳＦＥＴと、上記外部端子にドレイン接続されたＮチャンネル型の第２の出力ＭＯＳＦＥＴのＣＭＯＳ構成とするとともに、コレクタが上記第３の出力ＭＯＳＦＥＴのソースと接続され、エミッタが上記外部端子に接続されてなり、上記第２の出力ＭＯＳＦＥＴが形成されるウェル領域と同時に形成される半導体領域をベースとし、上記第２の出力ＭＯＳＦＥＴのソース，ドレイン拡散層と同時に形成された拡散層をエミッタ領域とし、基板をコレクタ領域とするバイポーラ型トランジスタとが設けることにより簡単な構成でＥＳＤ破壊対策と出力信号の立ち上がりの速くするとともに、上記第２の出力ＭＯＳＦＥＴのゲートとドレイン間に、そのゲートが低電圧側電源端子に接続されたＮチャンネル型の第２保護用ＭＯＳＦＥＴを設けることによりＥＳＤ破壊対策を行うことができるという効果が得られる。
【００８０】
（７） 半導体装置における外部端子のうち、パッケージの端部に設けられる一部の外部端子に対応した上記出力ＭＯＳＦＥＴ又は入力ＭＯＳＦＥＴのみに保護用ＭＯＳＦＥＴを設けるようにすることにより、チップサイズを大きくすることなく、効率よくＥＳＤ破壊対策を行うことができるという効果が得られる。
【００８１】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１０〜図１３の実施例において、Ｐチャンネル出力ＭＯＳＦＥＴＰ１をＮチャンネル出力ＭＯＳＦＥＴＮ１に置き換えたものであってもよい。この場合には、その駆動回路としての図１のようなノアゲート回路ＮＯ１が用いられる。
【００８２】
図２において、ＭＯＳＦＥＴＮ３及びＮ４は、これを寄生ＭＯＳＦＥＴにより構成することで、その耐圧を高めることができる。また、ＭＯＳＦＥＴＮ３及びＮ４は、任意の位置に配置できるし、データ出力バッファの具体的なレイアウトや配線材料ならびに配線層数等は、この実施例による制約を受けない。
【００８３】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるスタティック型ＲＡＭ等の大規模集積回路装置ならびにそのデータ出力バッファ及びデータ入力バッファに適用した場合について説明したが、それに限定されるものではなく、例えば、データ出力バッファ及びデータ入力バッファ以外の回路でも、そのゲート，ソース又はドレインが外部端子に結合されたＭＯＳＦＥＴを含む各種の回路に適用できるし、ダイナミック型ＲＡＭ等の各種メモリ集積回路装置やゲートアレイ集積回路等の論理集積回路装置にも適用できる。この発明は、少なくともそのゲート，ソース又はドレインが外部端子に結合されたＭＯＳＦＥＴを含む半導体装置に広く適用できる。
【００８４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部端子に一方のソース又はドレインが接続された出力ＭＯＳＦＥＴのゲートと上記外部端子の間に設けられて、ゲートが高電圧側電源端子に接続されて上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＰチャンネル型の第１保護用ＭＯＳＦＥＴ、又はそのゲートが低電圧側電源端子に接続され、上記出力ＭＯＳＦＥＴと同じかそれより大きなチャンネル長を持つようにされたＮチャンネル型の第２保護用ＭＯＳＦＥＴを設けることにより、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により出力ＭＯＳＦＥＴのゲート側の電荷も放電させることによりＥＳＤ破壊を防止することができる。
【００８５】
外部端子にゲートが接続された入力ＭＯＳＦＥＴの出力信号が得られるソース又はドレインと上記外部端子との間に、そのゲートが高電圧側電源端子に接続されたＰチャンネル型の第３保護用ＭＯＳＦＥＴ又はそのゲートが低電圧側電源端子に接続されたＮチャンネル型の第４保護用ＭＯＳＦＥＴを設けることにより、デバイス帯電により外部端子が放電されたとき、上記保護用のＭＯＳＦＥＴの一方がオン状態になって、同様にデバイス帯電により入力ＭＯＳＦＥＴの出力ノードであるソース又はドレイン側の電荷も放電させることによりＥＳＤ破壊を防止することができる。
【００８６】
上記において、保護用ＭＯＳＦＥＴはチャンネル長が出力ＭＯＳＦＥＴと同じかそれより大きく形成されているいるので、それ自体が帯電により破壊されてしまうことがなく、信頼性を高くすることができる。
【００８７】
上記の第１又は第２保護用ＭＯＳＦＥＴを、対応する出力ＭＯＳＦＥＴに近接し、かつその外部端子と結合される出力ＭＯＳＦＥＴのソース又はドレイン拡散層に対してそれと接続される上記第１又は第２保護用ＭＯＳＦＥＴのソース又はドレイン拡散層が隣接しないように配置することにより、寄生ラテラルトランジスタの発生によるＭＯＳＦＥＴのソース，ドレイン領域とウェルとのＰＮ接合が放電電流によって破壊されることを防止しつつ、効率よく内部ノードの電荷を放電させることができる。
【００８８】
上記出力ＭＯＳＦＥＴのうち、電源電圧側の出力ＭＯＳＦＥＴのゲートにベースが接続され、コレクタが上記出力ＭＯＳＦＥＴのドレインと接続され、エミッタが上記ソースと接続されてなり、上記出力ＭＯＳＦＥＴが形成されるウェル領域と同時に形成される半導体領域をベースとし、上記出力ＭＯＳＦＥＴのソース，ドレイン拡散層と同時に形成された拡散層をエミッタ領域とし、基板をコレクタ領域とするバイポーラ型トランジスタが設けることにより、簡単な構成によりＥＳＤ破壊対策と出力信号の立ち上がりを高速にできるという２つの機能を持たせることができる。
【００８９】
上記出力ＭＯＳＦＥＴは、外部端子に抵抗素子を介してドレインが接続されたＰチャンネル型の第３の出力ＭＯＳＦＥＴと、上記外部端子にドレイン接続されたＮチャンネル型の第２の出力ＭＯＳＦＥＴのＣＭＯＳ構成とするとともに、コレクタが上記第３の出力ＭＯＳＦＥＴのソースと接続され、エミッタが上記外部端子に接続されてなり、上記第２の出力ＭＯＳＦＥＴが形成されるウェル領域と同時に形成される半導体領域をベースとし、上記第２の出力ＭＯＳＦＥＴのソース，ドレイン拡散層と同時に形成された拡散層をエミッタ領域とし、基板をコレクタ領域とするバイポーラ型トランジスタとが設けることにより簡単な構成でＥＳＤ破壊対策と出力信号の立ち上がりの速くするとともに、上記第２の出力ＭＯＳＦＥＴのゲートとドレイン間に、そのゲートが低電圧側電源端子に接続されたＮチャンネル型の第２保護用ＭＯＳＦＥＴを設けることによりＥＳＤ破壊対策を行うことができるものとなる。
【００９０】
半導体装置における外部端子のうち、パッケージの端部に設けられる一部の外部端子に対応した上記出力ＭＯＳＦＥＴ又は入力ＭＯＳＦＥＴのみに保護用ＭＯＳＦＥＴを設けるようにすることにより、チップサイズを大きくすることなく、効率よくＥＳＤ破壊対策を行うことができる。
【図面の簡単な説明】
【図１】この発明に係るデータ出力バッファの一実施例を示す回路図である。
【図２】図１のデータ出力バッファの一実施例を示す部分的な平面配置図である。
【図３】図２のａ−ａ線における一実施例を示す概略素子構造断面図である。
【図４】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図５】図４の出力ＭＯＳＦＥＴＮ１とバイポーラ型トランジスタＢＮ１の一実施例を示す概略断面構造図である。
【図６】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図７】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図８】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図９】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図１０】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図１１】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図１２】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図１３】この発明に係るデータ出力バッファの他の一実施例を示す回路図である。
【図１４】この発明に係るデータ入力バッファの一実施例を示す回路図である。
【図１５】この発明に係るデータ入力バッファの他の一実施例を示す回路図である。
【図１６】この発明に係るデータ入力バッファの他の一実施例を示す回路図である。
【図１７】この発明が適用される半導体装置の一実施例を示す外観図である。
【図１８】デバイス帯電モデルの原理を説明するための説明図である。
【図１９】デバイス帯電モデルによる静電破壊を説明するための説明図である。
【図２０】従来技術の一例を示す回路図である。
【符号の説明】
ＬＳＩ…大規模集積回路装置（半導体装置）、ＤＯＢ…データ出力バッファ、ＤＩＢ…データ入力バッファ。
Ｐ１〜Ｐ５…ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ７…ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ２…インバータ回路、ＮＯ１〜ＮＯ２…ノア（ＮＯＲ）ゲート、ＮＡ１…ナンド（ＮＡＮＤ）ゲート回路、Ｒ１，Ｒ２…抵抗。
ＰＷＥＬＬ，ＰＷＥＬＬ１・・・Ｐウェル領域、ＰＷＥＬＬ２…ベース領域、ＮＤ１〜ＮＤ３・・・Ｎ型拡散層、ＦＧ１〜ＦＧ３・・・ゲート層、ＡＬ１１〜ＡＬ１Ｂ・・・第１層アルミニウム配線層、ＡＬ２１〜ＡＬ２３・・・第２層アルミニウム配線層。
Claims (12)
- 外部端子と、
第１電圧を受ける第１端子と、
上記第１電圧よりも小さい第２電圧を受ける第２端子と、
上記第１端子と上記外部端子との間に結合されたソース・ドレイン経路を有する第１ＭＯＳＦＥＴと、
上記第２端子と上記外部端子との間に結合されたソース・ドレイン経路を有する第２ＭＯＳＦＥＴと、
上記第２ＭＯＳＦＥＴのゲートと上記外部端子との間に結合されたソース・ドレイン経路と、上記第２端子に結合されたゲートとを有するＮチャンネル型の第３ＭＯＳＦＥＴとを含み、
上記第３ＭＯＳＦＥＴのチャンネル長は、上記第２ＭＯＳＦＥＴのチャンネル長と同じかそれ以上である半導体装置。 - 請求項１において、
上記第１ＭＯＳＦＥＴは、Ｐチャンネル型であり
上記第２ＭＯＳＦＥＴは、Ｎチャンネル型である半導体装置。 - 請求項２において、
上記第１ＭＯＳＦＥＴのゲートと上記外部端子との間に結合されたソース・ドレイン経路と、上記第２端子に結合されたゲートとを有するＮチャンネル型の第４ＭＯＳＦＥＴを更に含む半導体装置。 - 請求項２において、
上記第１ＭＯＳＦＥＴのゲートと上記外部端子との間に結合されたソース・ドレイン経路と、上記第１端子に結合されたゲートとを有するＰチャンネル型の第４ＭＯＳＦＥＴを更に含む半導体装置。 - 請求項１において、
上記第１ＭＯＳＦＥＴ及び上記第２ＭＯＳＦＥＴはＮチャンネル型である半導体装置。 - 請求項５において、
上記第１ＭＯＳＦＥＴのゲートと上記外部端子との間に結合されたソース・ドレイン経路と、上記第２端子に結合されたゲートとを有するＮチャンネル型の第４ＭＯＳＦＥＴを更に含む半導体装置。 - 請求項５において、
上記第１ＭＯＳＦＥＴのゲートと上記外部端子との間に結合されたソース・ドレイン経路と、上記第１端子に結合されたゲートとを有するＰチャンネル型の第４ＭＯＳＦＥＴを更に含む半導体装置。 - 外部端子と、
第１電圧を受ける第１端子と、
上記第１電圧よりも小さい第２電圧を受ける第２端子と、
上記第１端子と上記外部端子との間に結合されたソース・ドレイン経路を有する第１ＭＯＳＦＥＴと、
上記第２端子と上記外部端子との間に結合されたソース・ドレイン経路を有する第２ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴのゲートと上記外部端子との間に結合されたソース・ドレイン経路と、上記第２端子に結合されたゲートとを有するＮチャンネル型の第３ＭＯＳＦＥＴとを含み、
上記第３ＭＯＳＦＥＴのチャンネル長は、上記第２ＭＯＳＦＥＴのチャンネル長と同じかそれ以上である半導体装置。 - 請求項８において、
上記第１ＭＯＳＦＥＴは、Ｐチャンネル型であり
上記第２ＭＯＳＦＥＴは、Ｎチャンネル型である半導体装置。 - 請求項９において、
上記第２ＭＯＳＦＥＴのゲートと上記外部端子との間に結合されたソース・ドレイン経路と、上記第２端子に結合されたゲートとを有するＰチャンネル型の第４ＭＯＳＦＥＴを更に含む半導体装置。 - 請求項８において、
上記第１ＭＯＳＦＥＴ及び上記第２ＭＯＳＦＥＴはＮチャンネル型である半導体装置。 - 請求項１１において、
上記第２ＭＯＳＦＥＴのゲートと上記外部端子との間に結合されたソース・ドレイン経路と、上記第２端子に結合されたゲートとを有するＰチャンネル型の第４ＭＯＳＦＥＴを更に含む半導体装置。
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