TWI769027B - 靜電放電防護電路、驅動電路，以及預驅動電路及其積體電路版圖 - Google Patents

靜電放電防護電路、驅動電路，以及預驅動電路及其積體電路版圖 Download PDF

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Abstract

一種預驅動電路的積體電路版圖，包含：複數個類一電晶體區，該些類一電晶體區的密度小於一預定等級；以及一類二基極區，圍繞該些類一電晶體區完整的一圈。本發明也提供了具較佳耐壓度的ESD電路，以及具較佳穩定度的輸出級電路。

Description

靜電放電防護電路、驅動電路，以及預驅動電路及其積體電 路版圖
本發明有關於ESD(Electrostatic Discharge、靜電放電)防護電路、驅動電路、以及預驅動電路及其積體電路版圖(IC layout)，特別有關於可增加耐壓度或增加電路穩定度的ESD防護電路、驅動電路、以及預驅動電路及其積體電路版圖。
隨著科技的進步，IC(Integrated circuit，積體電路)功能越來越強大，電路也越來越複雜。然而，隨著電路的複雜化和元件的微小化，ESD防護電路的電路元件的耐壓度和輸出級電路的電路穩定度變成了設計IC時的重要考量。
因此，需要一種新穎的電路設計機制來增進ESD防護電路的電路元件的耐壓度和輸出級電路的電路穩定度。
因此，本發明一目的為提供一種ESD防護電路，其可增進ESD防護電路的電路元件的耐壓度。
本發明另一目的為提供一種預驅動電路，其可增進預驅動電路的電 路穩定度。
本發明一實施例提供了一種ESD防護電路，包含：一RC(電容電阻)電路；一防護電晶體，耦接一第一電壓源以及一第二電壓源，用以根據一控制電壓提供該第一電壓源以及該第二電壓源間的一導通路徑，該第二電壓源提供的一第二電壓低於該第一電壓源提供的一第一電壓；以及一反或閘，耦接於該RC電路和該防護電晶體之間，用以根據該RC電路的輸出以及一預定電壓來提供該控制電壓。
本發明一實施例提供了一種驅動電路，耦接一第一電壓源以及一第二電壓源，包含：一第一類一電晶體，耦接該第二電壓源；一第二類一電晶體，串聯於該第一類一電晶體，且該第二類一電晶體的一控制端耦接該第一電壓源；以及一第一類二電晶體，耦接於該第一電壓源以及該第二類一電晶體之間。
本發明一實施例提供了一種預驅動電路，包含：一電壓位準轉換電路，用以將一第一輸入電壓轉換成一第一轉換電壓，或是將一第二輸入電壓轉換成一第二轉換電壓，其中該第一輸入電壓高於該第二輸入電壓，該第一轉換電壓高於該第二轉換電壓；以及一預驅動電路，包含至少一反相器，該反相器運作於該第一輸入電壓以及該第二轉換電壓，或是運作於該第一轉換電壓以及該第二輸入電壓。
本發明一實施例提供了.一種預驅動電路的積體電路版圖，包含：複數個類一電晶體區，該些類一電晶體區的密度小於一預定等級；以及一類二基極區，圍繞該些類一電晶體區完整的一圈。
根據前述實施例，可增進ESD防護電路的電路元件的耐壓度和輸出級電路的電路穩定度，因此可改善習知技術中的問題。
100:ESD防護電路
101:RC電路
103:反或閘
105:防護電晶體
400:驅動電路
600、700:預驅動電路
601、701:電壓位準轉換電路
603、703:推力加強級電路
C1、C2:電容
D1:二極體
R1、R2:電阻
N1:第一NMOS
N2:第二NMOS
Na,Nb,Nc,Nd,Ne:NMOS
Pa,Pb,Pc,Pd,Pe:PMOS
P1:第一PMOS
P2:第二PMOS
IV1、IV2、IV3、IV4、IV5、IV6、IV7:反相器
LG1:邏輯閘
NW:N井區
DNW:深N井區
NBO:N基極區
PBO:P基極區
D:汲極區
S:源極區
G:閘極區
CH:接觸孔
SL:阻抗層
第1圖繪示了根據本發明一實施例的ESD防護電路的電路圖。
第2圖繪示了根據本發明一實施例的第1圖所示的ESD防護電路的詳細電路圖。
第3圖繪示了根據本發明一實施例的第1圖所示的ESD防護電路的積體電路版圖。
第4圖繪示了根據本發明一實施例的驅動電路的電路圖。
第5圖和第6圖繪示了根據本發明不同實施例的預驅動電路的電路圖。
第7圖繪示了根據本發明一實施例的第5圖和第6圖所示的預驅動電路的積體電路版圖。
第8圖繪示了根據本發明一實施例的，第7圖中所示的規則Rule 6的示意圖。
以下將以多個實施例來描述本發明的內容，還請留意，以下描述中的”第一”、”第二”以及類似描述僅用來定義不同的元件、參數、資料、訊號或步驟，並非用以限定其次序。例如第一電晶體和第二電晶體可以是具有相同結構但彼此獨立的兩個電晶體。
第1圖繪示了根據本發明一實施例的ESD防護電路的電路圖。如第1圖所示，ESD防護電路100包含：一RC(電容電阻)電路101、一反或閘103以及一防護電晶體105。防護電晶體105耦接一第一電壓源以及一第二電壓源，第二電壓源提供的一第二電壓V2低於第一電壓源提供的一第一電壓V1，在一實施例中，第二電壓V2為地電壓。防護電晶體105用以根據一控制電壓Vc提供該第一電壓源以及該第二電壓源間的一導通路徑，也就是說，防護電晶體105根據控制電壓Vc 而開啟(導通)或關閉(不導通)。反或閘103耦接於RC電路101和防護電晶體105之間，用以根據一預定電壓PV以及RC電路101的輸出來提供控制電壓Vc。在一實施例中，RC電路101包含如第1圖所示的電阻R1和電容C1，且防護電晶體105為一NMOS(N-Metal-Oxide-Semiconductor，N型金屬氧化物半導體場效電晶體)，但不限定。
當ESD事件發生時，RC電路101的輸出會改變，因此反或閘103會使防護電晶體105開啟以提供電流路徑給ESD事件造成的大電流。習知ESD防護電路通常以反相器來根據ESD事件讓防護電晶體105開啟。然而，當使用ESD防護電路100的IC開始動作而讓RC電路101中的電容快速充電時，可能會拉升反相器的輸出進而讓防護電晶體105誤開啟。如本發明般使用接收預定電壓PV的反或閘103可提供穩定輸出，可確保防護電晶體105不會被誤開啟而改善此問題。此外，為了進一步增加防護電晶體105能承受的第一電壓V1和第二電壓V2之壓差，在一實施例中，會讓防護電晶體105串聯一降壓元件，讓此降壓元件降低防護電晶體105所接收到的電壓以降低防護電晶體105直接承受的壓差。在一實施例中，降壓元件為第1圖所示的二極體D1，但並不限定，也可為MOS或BJT(雙極性接面電晶體，bipolar junction transistor)等電晶體。
第2圖繪示了根據本發明一實施例的第1圖所示的ESD防護電路的詳細電路圖。如第2圖所示，反或閘103包含一第一NMOS N1，一第二NMOS N2、一第一PMOS P1以及一第二PMOS P2。第一NMOS N1、第二NMOS N2、第一PMOS P1、第二PMOS P2和其他電路的連接關係，以及所接收訊號的關係已詳述於第2圖中。
第2圖中防護電晶體105的電晶體可以其他電晶體取代來達到相同效果。舉例來說，可以PMOS或者其他不同類型的BJT取代來達到相同的效果。因此，第2圖中的反或閘103可表示為包含以下元件：一第一類一電晶體(例如第 一NMOS N1)，耦接第二電壓源(例如提供V2的電壓源)，防護電晶體105，且第一類一電晶體的一控制端(例如閘極端)耦接RC電路101；一第二類一電晶體(例如第二NMOS N2)，耦接第二電壓源，防護電晶體105以及該第一類一電晶體，第二類一電晶體的一控制端(例如閘極端)接收預定電壓PV；一第一類二電晶體(例如第一PMOS P1)，耦接第一電壓源(例如提供V1的電壓源)，且第一類二電晶體P1的一控制端用以接收預定電壓PV；以及一第二類二電晶體(例如第二PMOS P2)，耦接第一類一電晶體、第二類一電晶體、第一類二電晶體以及防護電晶體105，且第二類二電晶體的一控制端(例如閘極端)耦接RC電路101以及第一類一電晶體的控制端。在第2圖實施例中，類一電晶體為NMOS而類二電晶體為PMOS，而在另一實施例中，類一電晶體為PMOS而類二電晶體為NMOS。
此外，在第2圖的實施例中，ESD防護電路100更包含一電阻R2以及一電容C2，預定電壓PV是以電阻R2以及電容C2耦接電壓V3後而產生，但預定電壓PV也可以其他方式來產生。
本發明也提供了ESD防護電路的積體電路版圖，來增進防護電晶體105的耐壓能力。第3圖繪示了根據本發明一實施例的第1圖所示的ESD防護電路的積體電路版圖。在第3圖的實施例中，是以防護電晶體105為NMOS的例子來說明，但第3圖實施例所揭露的概念可運用在其他類型的電晶體上。如第3圖所示，阻抗層SL被提供在防護電晶體105的汲極區D上，此阻抗層層SL可覆蓋全部的汲極區D，也可僅覆蓋部份的汲極區D。阻抗層SL可提供阻抗，進而增加防護電晶體105的電阻，因此可增進防護電晶體105的耐壓能力。阻抗層SL可為遮蔽金屬矽化層(Silicide BlockingLayer，SAB)或是任何可提供阻抗的材料。
除了ESD防護電路外，本發明也提供了驅動電路的改良方式。第4圖繪示了根據本發明一實施例的驅動電路400的電路圖。如第4圖所示，驅動電路400包含了一第一NMOS N1、一第二NMOS N2以及一第一PMOS P1。第一PMOS P1 耦接提供第一電壓V1的第一電壓源，第一NMOS N1耦接提供第一電壓V2的第二電壓源。第二NMOS N2耦接於第一PMOS P1以及第一NMOS N1之間，且其閘極接收第一電壓V1。第一電壓V1高於第二電壓V2，在一實施例中，第二電壓V2為一地電壓。
習知技術中，驅動電路400僅包含第一NMOS N1以及第一PMOS P1。在此情況下，第一NMOS N1的汲極和閘極會存在著寄生電容，因此當第一NMOS N1汲極處的電壓瞬間增加時，也會帶動使其閘極處的電壓瞬間增加。在此狀況下，會容易超過第一NMOS N1的崩潰電壓(break down voltage)，因此第一NMOS N1容易損壞而使IC損壞。而在本發明第4圖的實施例中，驅動電路400更包含了第二NMOS N2，其閘極接收固定的第一電壓V1，因此即使第二NMOS N2汲極處的電壓瞬間增加時，第一NMOS N1和第二NMOS N2也不會有習知的驅動電路的問題，可增加電路的穩定度。
然請留意，第4圖中驅動電路400的各電晶體可以其他電晶體取代來達到相同效果，舉例來說，在一實施例中，第一NMOS N1和第二NMOS N2以PMOS取代，而第一PMOS P1以NMOS取代。或者各以不同類型的BJT(雙極性接面電晶體，bipolar junction transistor)取代。因此，第4圖中的驅動電路400可表示為包含以下元件：一第一類一電晶體(例如第一NMOS N1)，耦接該第二電壓源(例如提供V2的電壓源)；一第二類一電晶體(例如第二NMOS N2)，串聯於該第一類一電晶體，且該第二類一電晶體的一控制端(例如閘極)耦接該第一電壓源；以及一第一類二電晶體(例如第一PMOS P1)，耦接於第一電壓源(例如提供V1的電壓源)以及第二類一電晶體之間。在第4圖實施例中，類一電晶體為NMOS而類二電晶體為PMOS，而在另一實施例中，類一電晶體為PMOS而類二電晶體為NMOS。
除了第4圖所述的驅動電路外，本發明也提供了預驅動電路的改良方式。第5圖和第6圖繪示了根據本發明不同實施例的預驅動電路600的電路圖。如 第5圖所示，預驅動電路600包含了一電壓位準轉換電路601以及一推力加強級電路603。電壓位準轉換電路601用以將一第一輸入電壓Vin1轉換成一第一轉換電壓Vt1，而不對第二輸入電壓Vin2進行轉換。第一輸入電壓Vin1高於第二輸入電壓Vin2。在一實施例中，第二輸入電壓Vin2為地電壓。而且，推力加強級電路603可耦接於第4圖所示的驅動電路400。預驅動電路600以及驅動電路400可視為一輸出級電路。
推力加強級電路603包含了運作於第一轉換電壓Vt1以及第二輸入電壓Vin2的反相器IV4-IV7。在一實施例中，除了電壓位準轉換電路601以及推力加強級電路603外，預驅動電路600可更包含其他的反相器IV1,IV2以及邏輯閘LG1。反相器IV1,IV2以及邏輯閘LG1可運作於第一轉換電壓Vt1以及第二輸入電壓Vin2。反相器IV1,IV2以及邏輯閘LG1可和推力加強級電路603工作在相同的電壓。在一實施例中，預驅動電路600可不包含反相器IV1,IV2以及邏輯閘LG1。
第5圖所述之架構的好處在於，被電壓位準轉換電路601轉換過的電壓在驅動電路400開啟或關閉的瞬間會被影響而上升或下降，因此會影響到其他電路的運作，或影響驅動電路400耐壓的穩定性。而在本發明第5圖的實施例中，是以轉換過的第一轉換電壓Vt1和未轉換過的第二輸入電壓Vin2來讓預驅動電路600內的元件運作。如此可以讓預驅動電路600內的元件，以及驅動電路400內的元件能有安全的跨壓且能運作在較穩定的電壓。
第6圖所示的預驅動電路700包含和第5圖所示的預驅動電路600一樣的電路架構，如第6圖所示，預驅動電路700包含了一電壓位準轉換電路701以及一推力加強級電路703。第6圖與第5圖實施例不同的地方在於，預驅動電路700中的電壓位準轉換電路701用以將一第二輸入電壓Vin2轉換成一第一轉換電壓Vt2，而不對第一輸入電壓Vin1進行轉換。在一實施例中，第一輸入電壓Vin1高於第二輸入電壓Vin2，且第5圖實施例中的第一轉換電壓Vt1高於第6圖中的第二 轉換電壓Vt2。預驅動電路700以及驅動電路400可視為一輸出級電路。
而在第6圖實施例中，推力加強級電路703包含了運作於第一輸入電壓Vin1以及第二轉換電壓Vt2的反相器IV4-IV7。在一實施例中，除了電壓位準轉換電路701以及推力加強級電路703外，預驅動電路700可更包含了其他的反相器IV1,IV2以及邏輯閘LG1。反相器IV1,IV2以及邏輯閘LG1也運作於第一輸入電壓Vin1以及第二轉換電壓Vt2。在一實施例中，預驅動電路700不包含反相器IV1,IV2以及邏輯閘LG1。
如前所述，這樣的好處在於，被電壓位準轉換電路701轉換過的電壓在驅動電路400開啟或關閉的瞬間會被影響而上升或下降，因此會影響到其他電路的運作，或驅動電路400路耐壓的穩定性。而在本發明第6圖的實施例中，是以未轉換的第一輸入電壓Vin1以及轉換過的第二轉換電壓Vt2來讓預驅動電路700內的元件運作。如此可以讓預驅動電路700內的元件，以及驅動電路400內的元件能有安全的跨壓且能運作在較穩定的電壓。
第5圖和第6圖所示的實施例可以合併運用，也可獨立運用。舉例來說，在一實施例中，第5圖中的推力加強級電路603以及第6圖中的推力加強級電路703可以是獨立的電路。而在另一實施例中，第5圖中的推力加強級電路603以及第6圖中的推力加強級電路703分別為同一預驅動電路中的上橋電路和下橋電路。
因此，第5圖和第6圖中所述的實施例可簡述如下：一電壓位準轉換電路，用以將一第一輸入電壓(例如Vin1)轉換成一第一轉換電壓(例如Vt1)，或是將一第二輸入電壓(例如Vin2)轉換成一第二轉換電壓(例如Vt2)，其中該第一輸入電壓高於該第二輸入電壓，該第一轉換電壓高於該第二轉換電壓；以及一推力加強級電路，包含至少一反相器(例如IV4-IV7，反相器運作於第一輸入電壓以及第二轉換電壓，或是運作於第一轉換電壓以及第二輸入電壓。其他邏輯或 反向器位於預驅動電路間，可運作於第一輸入電壓以及第二轉換電壓，或是運作於第一轉換電壓以及第二輸入電壓。
除了電路之外，本發明也提供了預驅動電路的積體電路版圖，來更為增加電路的穩定度。第7圖繪示了根據本發明一實施例的第5圖和第6圖所示的預驅動電路的積體電路版圖。然請留意，第7圖所示的積體電路版圖也可使用在其他的預驅動電路上。
為了便於描述和理解，在此先列舉描述第7圖中繪示的各元件符號之意義：
NW：N井區(N well region)
DNW：深N井區(Deep N well region)
NBO：N基極區，也可稱為NTAP或N-body,N-butting。
PBO：P基極區，也可稱為PTAP或P-body,P-butting。
D：NMOS區的汲極區。
S：NMOS區的源極區。
G：NMOS區的閘極區，還請留意第7圖實施例中僅標示了部份的閘極區G。一汲極區D、一源極區S以及一閘極區G形成一NMOS。在第7圖實施例中，一NMOS區包含了兩個NMOS，但不限定。
CH：接觸孔。
還請留意，在第7圖實施例中，NMOS可位於P井區(P well region)，P井區位於NMOS和深N井區之間但未繪示。
Rule 1,Rule 2,Rule 3,Rule 4,Rule 5則表示第7圖所示的積體電路版圖採用了那些規則。舉例來說，接觸孔CH旁標示了Rule 3，則表示此處符合規則Rule 3。規則Rule 1,Rule 2,Rule 3,Rule 4,Rule 5的內容詳述如下：
規則Rule 1
NMOS區的密度小於一預定等級，例如不大於兩排。且P基極區PBO圍繞NMOS區完整的一圈，例如在第7圖實施例中P基極區PBO圍繞成完整的長方形。此做法的好處在於可增加P基極區PBO對NMOS區的影響，以減少寄生BJT效應的產生。
規則Rule 1更可如第7圖所示般將P基極區PBO延伸，使P基極區PBO和源極區S直接相連，以更增強P基極區PBO對NMOS區的影響。
規則Rule 2
NMOS區與P基極區PBO的距離小於一最大距離臨界值(例如小於2.27um)且大於一最小距離臨界值(例如大於0.5um)。這樣做的好處在於，若NMOS區與P基極區PBO太遠，P基極區PBO對NMOS區的影響會降低，容易產生寄生BJT效應。相反的，若NMOS區與P基極區PBO太近，則NMOS耐壓度會下降而容易損壞。
規則Rule 3
P基極區PBO具最小寬度的區域可容納三排或以上的接觸孔CH，如第7圖所示。這樣的結構可降低阻值並增加電路的接地能力。
規則Rule 4
NMOS區的汲極區D以及源極區S呈現以下排列方式：源極區S-汲極區D-汲極區D-源極區S，例如第7圖中所示的S-D-D-S排列方式。且源極區S和汲極區D的距離大於一預定臨界值，也就是不同電位的端子區間的距離大於一預定臨界值。如此可以避免不同電位的端子區互相干擾，和影響耐壓度。
規則Rule 5
P基極區PBO與N井區NW的距離大於一第一預定臨界值，且N基極區NBO與深N井區DNW的距離大於一第二預定臨界值。第一預定臨界值和第二預定臨界值可相同也可不相同。如此可以防止寄生BJT效應的產生。還請留意，第7圖中上方的上下兩個N基極區NBO間可具有PMOS，但在此圖中未繪示，將於第8圖中詳述。
規則Rule 6
在其他實施例中，可更包含PMOS區，而深N井區DNW與部份的N井區NW區重疊但不與全部或部分的PMOS區重疊。
第8圖繪示了根據本發明一實施例的，第7圖中所示的規則Rule 6的示意圖。還請留意，為了簡化圖示，在第8圖中PMOS區和NMOS區僅以簡化後的圖示PMOS區Pa…Pd以及NMOS區Na…Nd來說明。NMOS區Na…Nd可包含第7圖中所述的結構。例如，NMOS區Na可具有第7圖裡P基極區PBO圍成的區域中右上角的NMOS區的結構，而NMOS區Ne可包含第7圖裡P基極區PBO圍成的區域中左下角的NMOS區的結構。PMOS區Pa…Pd與NMOS區Na…Nd部份相同。詳細言之，PMOS區Pa…Pd的汲極區D以及源極區S可和NMOS區Na…Nd的汲極區D以及源極區S的排列相同，但P基極區PBO被N基極區NBO取代且位於N井區NW中而不是P井區中。
如第8圖所示，深N井區DNW與部份的N井區NW區重疊但不與全部或部分的PMOS區重疊。具體來說，第8圖中的深N井區DNW與N井區NW區重疊但不與任何PMOS區Pa…Pd重疊，符合規則Rule 6。但若深N井區DNW延伸到第8 圖中DNW1虛線位置，則和PMOS區Pc重疊，不符合規則Rule 6。同樣的，若深N井區DNW延伸到第8圖中DNW2虛線位置，則和PMOS區Pa…Pd，重疊，不符合規則Rule 6。
第7圖的實施例雖然以NMOS的積體電路版圖來說明，但也可運用在PMOS的積體電路版圖上，如第8圖所示，當運用在PMOS時，部份區域的極性相反，例如P井區變成N井區NW，P基極區PBO變為N基極區NBO。因此，第7圖的實施例的規則Rule 1,Rule 2,Rule 3,Rule 4,Rule 5可表示如下。此外，在第7圖實施例中，類一代表N型，類二代表P型，第一端子區代表汲極區D，第二端子區代表源極區S。而在另一實施例中，當類一代表P型，類二則代表N型，但第一端子區仍代表汲極區D，第二端子區仍代表源極區S。
規則Rule 1
類一電晶體區的密度小於一預定等級，例如不大於兩排。且類二基極區圍繞該些類一電晶體區完整的一圈。
規則Rule 1更可如第7圖所示般將且類二基極區延伸，使且類二基極區和第二端子區直接相連，以更增強且類二基極區對類一電晶體區的影響。
規則Rule 2
類一電晶體區與類二基極區的距離小於一最大距離臨界值且大於一最小距離臨界值。
規則Rule 3
類二基極區具最小寬度的區域可容納兩排或以上的接觸孔。
規則Rule 4
類一電晶體區的第一端子區以及第二端子區呈現以下排列方式：該第二端子區-該第一端子區-該第一端子區-該第二端子區。且第二端子區和第一端子區間的距離大於一預定臨界值，也就是不同電位的端子區間的距離大於一預定臨界值。
規則Rule 5
類二基極區與類一井區的距離大於一第一預定臨界值，且類一基極區與類一深井區的距離大於一第二預定臨界值。第一預定臨界值和第二預定臨界值可相同也可不相同。
前述的實施例可合併運用，也可獨立運用，舉例來說，第5圖和第6圖所示的預驅動電路可耦接ESD電路，或包含但不限定於第4圖所示的驅動電路400。而此ESD電路或預驅動電路、驅動電路可使用前述的架構，但也可使用其他的架構。
根據前述實施例，可增進ESD防護電路的電路元件的耐壓度和預驅動電路或驅動電路或整體輸出級電路的電路穩定度，因此可改善習知技術中的問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
NW:N井區
DNW:深N井區
NBO:N基極區
PBO:P基極區
D:汲極區
S:源極區
G:閘極區
CH:接觸孔

Claims (10)

  1. 一種ESD(靜電放電)防護電路，包含：一RC(電容電阻)電路；一防護電晶體，耦接一第一電壓源以及一第二電壓源，用以根據一控制電壓提供該第一電壓源以及該第二電壓源間的一導通路徑，該第二電壓源提供的一第二電壓低於該第一電壓源提供的一第一電壓；以及一反或閘，耦接於該RC電路和該防護電晶體之間，耦接該第一電壓源以及該第二電壓源，並接收該RC電路的輸出以及一預定電壓，用以根據該RC電路的輸出以及該預定電壓來提供該控制電壓。
  2. 如請求項1所述的ESD電路，其中該反或閘包含：一第一類一電晶體，耦接該第二電壓源，該防護電晶體，且該第一類一電晶體的一控制端耦接該RC電路；一第二類一電晶體，耦接該第二電壓源，該防護電晶體以及該第一類一電晶體，該第二類一電晶體的一控制端接收該預定電壓；一第一類二電晶體，耦接該第一電壓源，且該第一類二電晶體的一控制端用以接收該預定電壓；以及一第二類二電晶體，耦接該第一類一電晶體、該第二類一電晶體、該第一類二電晶體以及該防護電晶體，且該第二類二電晶體的一控制端耦接該RC電路以及該第一類一電晶體的該控制端。
  3. 一種驅動電路，耦接一第一電壓源以及一第二電壓源，包含：一第一類一電晶體，耦接該第二電壓源；一第二類一電晶體，串聯於該第一類一電晶體，且該第二類一電晶體的一控制 端耦接該第一電壓源；以及一第一類二電晶體，耦接於該第一電壓源以及該第二類一電晶體之間。
  4. 一種預驅動電路的積體電路版圖，包含：複數個類一電晶體區，該些類一電晶體區的密度小於一預定等級；以及一類二基極區，圍繞該些類一電晶體區完整的一圈。
  5. 如請求項4所述的積體電路版圖，其中每一該類一電晶體區包含一第一端子區和一第二端子區，該類二基極區更延伸以和該第二端子區直接相連。
  6. 如請求項4所述的積體電路版圖，其中每一該類一電晶體區與該類二基極區的距離小於一最大距離臨界值且大於一最小距離臨界值。
  7. 如請求項4所述的積體電路版圖，其中每一該類一電晶體區包含一第一端子區和一第二端子區，該些類一電晶體區的該些第一端子區以及該些第二端子區呈現以下排列方式：該第二端子區-該第一端子區-該第一端子區-該第二端子區，且該第二端子區和該第一端子區間的距離大於一預定臨界值。
  8. 如請求項4所述的積體電路版圖，更包含：一類一井區；一類一深井區；一類一基極區； 其中該類二基極區與該類一井區的距離大於一第一預定臨界值，且該類一基極區與該類一深井區的距離大於一第二預定臨界值。
  9. 如請求項8所述的積體電路版圖，其中該類一電晶體區為NMOS區，該類一井區為一N井區，該類一深井區為一深N井區，與部份的該類一井區重疊但不與全部或部分的PMOS區重疊。
  10. 一種預驅動電路，包含：一電壓位準轉換電路，用以將一第一輸入電壓轉換成一第一轉換電壓，或是將一第二輸入電壓轉換成一第二轉換電壓，其中該第一輸入電壓高於該第二輸入電壓，該第一轉換電壓高於該第二轉換電壓；以及一推力加強級電路，包含至少一反相器，該反相器運作於該第一輸入電壓以及該第二轉換電壓，或是運作於該第一轉換電壓以及該第二輸入電壓。
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