CN110581127B - 包括静电放电保护电路的半导体集成电路装置 - Google Patents

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Abstract

公开了一种包括静电放电保护电路的半导体集成电路装置。该半导体集成电路装置可以包括：焊盘、第一电压保护电路和第二电压保护电路。第一电压保护电路可以与焊盘连接。第二电压保护电路可以连接在第一电压保护电路和接地端子之间。第一电压保护电路可以包括栅极正p沟道金属氧化物半导体(GPPMOS)晶体管。第二电压保护电路可以包括串联连接的GPPMOS晶体管。

Description

包括静电放电保护电路的半导体集成电路装置
技术领域
各种实施方式可以总地涉及半导体集成电路装置，更具体地，涉及包括静电放电保护电路的半导体集成电路装置。
背景技术
为了保护半导体集成电路装置的内部电路免受静电电荷的影响，半导体集成电路装置可以包括用于保护在用于接收外部信号或地址的焊盘之间或在焊盘和内部电路之间的静电放电(ESD)的电路。
半导体集成电路装置还可以包括用于接收测试电压的测试焊盘以及用于接收信号和地址的焊盘。测试焊盘可以直接与测试探针接触。测试焊盘可以接收各种电压，诸如低负电压、高正电压等。
测试焊盘可以与测试电路电连接。因为可能向测试焊盘施加高电压，所以静电放电ESD保护电路可能无法准确地将测试电压与静电电压区分开。ESD保护电路可以不布置在测试焊盘和测试电路之间。
当ESD保护电路安装在测试焊盘和测试电路之间时，设置ESD保护电路的触发电压可以是重要的。也就是说，可能需要将ESD保护电路的触发电压设置为高于正常高电压并且低于静电电压。此外，可能需要将在ESD保护电路中可以产生闩锁的阈值电压(下文中，称为保持电压)设置为高于正常高电压。因此，可能需要提供具有可校正的结构的ESD保护电路，以便容易地控制触发电压。
发明内容
在本公开的实施方式中，半导体集成电路装置可以包括焊盘、第一电压保护电路和第二电压保护电路。第一电压保护电路可以与焊盘连接。第二电压保护电路可以连接在第一电压保护电路和接地端子之间。第一电压保护电路可以包括栅极正p沟道金属氧化物半导体(GPPMOS)晶体管。第二电压保护电路可以包括串联连接的GPPMOS晶体管。
在本公开的实施方式中，半导体集成电路装置可以包括ESD保护电路。当可以从焊盘向电路施加正常电压时，可以关断ESD保护电路。当可以从焊盘向电路施加高于或低于正常电压的电压时，可以导通ESD保护电路。ESD保护电路可以包括GPPMOS晶体管、多个GPPMOS晶体管和信号传输路径。GPPMOS晶体管可以连接到焊盘。多个GPPMOS晶体管可以串联连接在GPPMOS晶体管和接地端子之间。
在本公开的示例实施方式中，半导体集成电路装置可以包括ESD保护电路。ESD保护电路可以包括GPPMOS晶体管和多个GPPMOS晶体管。GPPMOS晶体管可以形成连接到焊盘的第一电压保护电路。多个GPPMOS晶体管可以彼此串联连接。GPPMOS晶体管可以形成连接在GPPMOS晶体管和接地端子之间的第二电压保护电路。第一电压保护电路和第二电压保护电路中的GPPMOS晶体管可以包括p型半导体衬底，多个n阱，多个栅极、源极和漏极，以及公共布线。n阱可以形成于p型半导体衬底中。n阱可以直接连接到p型半导体衬底。栅极可以布置在n阱处。源极和漏极可以在n阱中形成在栅极两侧。源极和漏极可以包括高浓度p型杂质。公共布线可以共同连接在n阱上的栅极和源极之间。第一电压保护电路中的GPPMOS晶体管和第二电压保护电路中的GPPMOS晶体管可以集成在不同的n阱上。
在本公开的实施方式中，半导体集成电路装置可以包括焊盘、第一电压保护电路和第二电压保护电路。第一电压保护电路可以连接到焊盘，第一电压保护电路包括第一栅极正p沟道金属氧化物半导体(GPPMOS)晶体管，该GPPMOS晶体管具有与第一栅极正p沟道金属氧化物半导体(GPPMOS)晶体管的源极联接的栅极和联接到焊盘的漏极。第二电压保护电路连接在第一电压保护电路和接地端子之间，第二电压保护电路包括多个串联连接的栅极正p沟道金属氧化物半导体(GPPMOS)晶体管。第二电压保护电路的第一GPPMOS晶体管可以具有与第一电压保护电路的第一GPPMOS晶体管的源极联接的源极和与第二电压保护电路的源极联接的栅极。
附图说明
图1是例示根据实施方式的包括ESD保护电路的半导体集成电路装置的电路图。
图2是例示根据实施方式当负静电电压施加到焊盘时图1中的ESD保护电路的等效电路图。
图3是例示在半导体衬底上图1中的半导体集成电路装置的截面图。
图4A和图4B是例示根据各种实施方式的ESD保护电路的有源区的平面图。
图5是示出根据实施方式的GPPMOS晶体管和反向偏置结型二极管的电流-电压特性的曲线图。
图6是例示根据实施方式的包括ESD保护电路的半导体集成电路装置的电路图。
图7和图8是例示根据实施方式的包括ESD保护电路的半导体集成电路装置的电路图。
具体实施方式
将参照附图更详细地描述各种实施方式。附图是各种实施方式(和中间结构)的示意性例示。因此，可以预期作为例如制造技术和/或公差的结果导致的例示的配置和形状的变化。因此，所描述的实施方式不应被解释为限于本文中例示的特定配置和形状，而是可以包括不脱离如所附权利要求中限定的本公开的精神和范围的配置和形状的偏差。
本文参照截面例示和/或平面例示来描述实施方式。然而，实施方式不应被解释为限制。尽管将示出和描述一些实施方式，但是本领域普通技术人员将理解，可以在不脱离本公开的原理和精神的情况下对这些实施方式进行改变。
图1是例示根据各种实施方式的包括ESD保护电路的半导体集成电路装置的电路图。
参照图1，ESD保护电路100可以包括第一电压保护电路120和第二电压保护电路130。
第一电压保护电路120可以连接在焊盘110和第二电压保护电路130之间。例如，焊盘110可以包括其中可以输入测试信号的测试焊盘或探针焊盘。
第一电压保护电路120可以包括至少一个PMOS晶体管。例如，第一电压保护电路120可以包括至少一个栅极正p沟道金属氧化物半导体(GPPMOS)晶体管。第一电压保护电路120中的GPPMOS晶体管(即，GP)可以包括彼此共同连接的栅极和源极，以及连接到焊盘110的漏极。GPPMOS晶体管可以用P-N-P(PNP)双极晶体管表示。因为GPPMOS晶体管的漏极可以连接到焊盘110，所以当负静电电压输入到第一电压保护电路120时，可以驱动第一电压保护电路120。
第二电压保护电路130可以连接在第一电压保护电路120和接地端子Vss之间。第二电压保护电路130可以包括多个GPPMOS晶体管GP1～GP6。GPPMOS晶体管GP1～GP6可以彼此串联连接在第一电压保护电路120和接地端子Vss之间。例如，第一GPPMOS晶体管GP1的源极可以连接到第一电压保护电路120的源极。第一GPPMOS晶体管GP1的漏极可以连接到第二GPPMOS晶体管GP2的源极。GPPMOS晶体管GP1～GP6可以以上述连接方式彼此串联连接。因此，当正静电电荷从焊盘110流动时，正静电电荷可以通过串联连接的GPPMOS晶体管GP1～GP6有效地释放。
第二电压保护电路130中的GPPMOS晶体管GP1～GP6可以具有PMOS晶体管结构，其中栅极和源极可以与第一保护电路120类似地彼此共同连接。当产生正静电电荷时，GPPMOS晶体管可以通过寄生二极管或寄生PNP晶体管导通将电压降低触发电压的值。
第一电压保护电路120中的GPPMOS晶体管和第二电压保护电路120中的GPPMOS晶体管GP1～GP6可以具有基本相同的类型。然而，与第二电压保护电路130不同，静电电压可以输入到第一电压保护电路120的漏极中。因此，当负电压施加到焊盘110时，第一电压保护电路120可以导通。
GPPMOS晶体管可以具有比栅极接地NMOS(GGNMOS)晶体管的骤回(snapback)小的骤回。因此，因为在设置GPPMOS晶体管的触发电压时可能没有考虑骤回区间，所以可能不需要降低保持电压。结果，当在ESD保护电路100中使用GPPMOS晶体管时，GPPMOS晶体管中的闩锁可能小于GGNMOS晶体管中的闩锁。GPPMOS晶体管120和GP1～GP6中的栅极和源极可以彼此共同连接，GPPMOS晶体管120和GP1～GP6可以以二极管方式被驱动。
可以根据正常电压和静电电压范围内的最大高电压电平来设置第二电压保护电路130中的GPPMOS晶体管GP1～GP6的数量。例如，当正常电压在约-2V至约28V内时，静电电压可以不小于约30V，并且第一电压保护电路120和第二电压保护电路130中的GPPMOS晶体管的触发电压为大约7V，根据电压分布原理，第二电压保护电路130应包括至少四个GPPMOS晶体管。例如，正常电压可以是内部电路的工作电压。
式1
(7V x 4)第二电压保护电路+0.7V第一电压保护电路≒28.7V
因此，第二电压保护电路130中的GPPMOS晶体管的数量可以根据正静电电压的电平而改变。
图2是例示根据各种实施方式的当负静电电压施加至焊盘时图1中的ESD保护电路100的等效电路图。
参照图2和ESD保护电路100D，当负静电电压施加到焊盘110时，第一电压保护电路120可以被作为PNP双极晶体管来驱动，而第二电压保护电路130可以被作为彼此串联地连接在第一电压保护电路120和接地端子Vss之间的多个二极管DGP1～DGP6来驱动。
例如，当负静电电压施加到焊盘110时，如图2所示，二极管DGP1～DGP6可以按照正向二极管来驱动。
当不小于触发电压的负静电电压施加到焊盘110时，第一电压保护电路120的GPPMOS晶体管(被表示为PNP双极晶体管)可以导通。
因此，PNP双极晶体管可以有效地释放负静电电荷。
图3是例示了在半导体衬底上图1中的半导体集成电路装置的截面图。为了便于解释，图3例示了图1中的第一电压保护电路120的GPPMOS晶体管GP和第二电压保护电路130的第一GPPMOS晶体管GP1。尽管图3中未示出，但是第二GPSPOS晶体管GP2至第六GPSPOS晶体管GP6可以具有与第一GPPMOS晶体管GP1基本相同的配置。
参照图3，可以将n型杂质注入到p型半导体衬底200中以形成第一n阱210a和第二n阱210b。第一n阱210a可以对应于可以形成第一电压保护电路120的有源区。第二n阱210b可以对应于可以形成第二电压保护电路130的GPPMOS晶体管的有源区。第二电压保护电路130的GPPMOS晶体管GP1～GP6各自可以形成于分离的第二n阱210b中或者形成在一个第二n阱210b中。
第一电压保护电路120的栅极230a可以位于第一n阱210a上。第一电压保护电路120的源极235a和漏极235b可以在第一n阱210a中形成于栅极230a两侧。第一电压保护电路120的源极235a和漏极235b可以对应于高浓度p型杂质区域。此外，栅极绝缘层225可以插置在栅极230a和第一n阱210a之间。因此，可以完成包括GPPMOS晶体管的第一电压保护电路120。
第二电压保护电路130中的第一GPPMOS晶体管GP1的栅极230b可以形成在第二n阱210b上。第一GPPMOS晶体管GP1的漏极235c和源极235d可以在第二n阱210b中形成于栅极230b两侧。漏极235c和源极235d可以对应于p型杂质区域。此外，栅极绝缘层225可以插置在栅极230b和第二n阱210b之间，以完成第一GPPMOS晶体管GP1。可以在p型半导体衬底200中形成高浓度p型杂质区域235e。高浓度p型杂质区域235e可以与漏极和源极235a～235d同时形成。高浓度p型杂质区域可以对应于衬底拾取区域(pick-up region)。阱拾取区域240可以形成在第一n阱210a和第二n阱210b中。阱拾取区域240可以对应于n型高浓度杂质区域。衬底拾取区域235e可以通过第一导电布线L1与接地电压端子Vss连接。阱拾取区域240、第一电压保护电路120中的PMOS晶体管GP的栅极230a和源极235a、以及第二电压保护电路130中的第一GPPMOS晶体管GP1的栅极230b和源极235d可以通过第二导电布线L2彼此共同连接。
当具有低电压电平的负静电电荷流入焊盘110时，第一电压保护电路120的GPPMOS晶体管被作为寄生PNP双极晶体管来驱动，从而可以有效地释放负静电电荷。
当正静电电荷流入焊盘110时，可以驱动第二电压保护电路130的串联连接的GPPMOS晶体管GP1至GP6，以有效地释放正静电电荷。
用作寄生PNP双极晶体管的基极的主体(衬底)的浓度(即，n阱210a的浓度)，可以与PMOS晶体管的击穿电压成反比。
式2
VB＝εsE2/2eNB
在式2中，εs可以表示主体的介电常数，E可以表示源极和漏极之间的最大电场，而NB可以表示主体的浓度。
在可以在半导体衬底上形成p阱并且可以在p阱中形成n阱的情况下，当具有高电压电平的正静电电荷流动时，静电电压可以施加到用作寄生PNP双极晶体管的主体的n阱。因此，可以在n阱和p阱之间产生PN结，以由于击穿电压而产生漏电流。为了防止产生漏电流，本实施方式的n阱210a和210b可以直接形成在裸的p型半导体衬底200中，而不是在p阱中。
p型半导体衬底200中的p阱的浓度可以高于p型半导体衬底200的浓度。因此，在直接形成于p型半导体衬底中的n阱中形成的GPPMOS晶体管的击穿电压高于在形成于p阱中的n阱中形成的GPPMOS晶体管的击穿电压。因此，当释放正静电电荷时，GPPMOS晶体管GP和GP1至GP6的漏电流减小。
图4A和图4B是例示根据各种实施方式的ESD保护电路的有源区的平面图。
参照图4A，第一有源区120a可以位于焊盘110的一侧。第一电压保护电路120的GPPMOS晶体管GP可以形成在第一有源区120a中。第二有源区130a～130f可以顺序地位于第一电压保护电路120的第一有源区120a的一侧。第二电压保护电路130的GPPMOS晶体管GP1～GP6可以形成在第二有源区130a～130f中。尽管第一电压保护电路120的GPPMOS晶体管的类型与第二电压保护电路130的GPPMOS晶体管的类型不同，但是第一有源区120a和各个第二有源区130a～130f可以具有基本上相同的大小。
此外，如图4B所示，在第一电压保护电路120由反向偏置结型二极管构成的情况下，第一有源区120a可以形成为具有比第二有源区130a～130f更大的面积，以获得与第一电压保护电路120的GPPMOS晶体管相同的电流特性。
下表1可以表示开关元件相对于触发电压的面积。
表1
开关元件的类型 触发电压 面积
GPPMOS晶体管 7V 600μm2
反向偏置PN结型二极管 15V 1600μm2
如表1所示，GPPMOS晶体管的触发电压可以低于PN二极管的触发电压。例如，触发电压为大约7V的GPPMOS晶体管可能需要大约600μm2的面积。相反，触发电压为大约15V的反向偏置PN二极管可能需要大约1600μm2的面积，该面积大约为600μm2的三倍。因此，当GPPMOS晶体管可以应用于ESD保护电路时，与应用反向偏置PN二极管相比，可以提高面积效率。
下表2可以表示开关元件的电流效率。
表2
开关元件的类型 触发电压 面积效率
GPPMOS晶体管 7V 4mA/μm
反向偏置PN结型二极管 15V 1.5mA/μm
如表2所示，触发电压为大约7V的GPPMOS晶体管可具有约4mA/μm。相反，触发电压为大约15V的反向偏置PN二极管可具有大约1.5mA/μm。因此，GPPMOS晶体管的面积效率可以优于反向偏置PN二极管的面积效率。
图5是示出根据实施方式的示例的GPPMOS晶体管和反向偏置结型二极管的电流-电压特性的曲线图。
参照图5，第一电压保护电路120的GPPMOS晶体管可以具有比反向偏置结型二极管低的触发电压和导通电阻。因此，当负静电电荷可以流入GPPMOS晶体管时，GPPMOS晶体管可以在约-7V处被导通以释放负静电电荷。相反，当负静电电荷流入反向偏置PN二极管时，反向偏置PN二极管可以在大约15V处被驱动以释放负静电电荷。可以注意到，反向偏置PN二极管中的触发电压可以比GPPMOS晶体管的触发电压产生的慢。
图6是例示根据各种实施方式的包括ESD保护电路的半导体集成电路装置的电路图。
参照图6，当第二电压保护电路130需要至少五个GPPMOS晶体管GP1～GP5以释放正静电电荷时，ESD保护电路100a还可以包括连接在第五GPPMOS晶体管GP5和接地端子Vss之间的第六GPPMOS晶体管GP6。第六GPPMOS晶体管GP6可以用于修正。也就是说，第六GPPMOS晶体管GP6可以用作额外晶体管。
具体地，ESD保护电路100a还可以包括在第五GPPMOS晶体管GP5和第六GPPMOS晶体管GP6之间的连接节点N与接地端子Vss之间的传输路径140。传输路径140可以包括用于修正ESD保护电路100a的修正电路150。修正电路150可以选择性地断开和闭合。当修正电路150闭合时，来自第五GPPMOS晶体管GP5的输出电流可以直接传输到接地端子Vss，而不通过第六GPPMOS晶体管GP6。
当制造诸如GPPMOS晶体管之类的元件时，由于工艺、电压和温度(PVT)而导致可能在阈值电压特性方面产生意外变化。尽管静电电荷可以通过五个GPPMOS晶体管释放，但是在静电电荷通过五个GPPMOS晶体管之后，静电电荷可能由于诸如阈值电压的意外变化之类的PVT变化而留下。
因此，第二电压保护电路130可以通过修正电路150选择性地包括第六GPPMOS晶体管GP6。
例如，当没有产生PVT变化时，可以闭合(可以不驱动)修正电路150，从而可以在连接节点N和接地端子Vss之间产生直接传输路径Path1(路径1)。直接传输路径Path1可以是在第一电压保护电路120的GPPMOS晶体管GP与第二电压保护电路130的第一至第五GPPMOS晶体管GP1～GP5之间产生的路径。因此，通过第五GPPMOS晶体管GP5的静电电压可以通过具有相对低电阻的信号传输路径Path1释放到接地端子Vss。
相反，当GPPMOS晶体管GP1～GP5的阈值电压由于PVT的变化而减小时，修正电路150可以被断开(可以被驱动)。因此，可以在连接节点N和接地端子Vss之间不产生传输路径140。通过第五GPPMOS晶体管GP5的静电电压可以通过第六GPPMOS晶体管GP6(路径2)释放到接地端子Vss。图6还例示了第一电压保护电路120和焊盘110。
图7和图8是例示根据实施方式的包括ESD保护电路的半导体集成电路装置的电路图。
参照图7和图8，ESD保护电路100b和100c可以包括修正电路块300。
修正电路块300可以改变焊盘110、第一电压保护电路120、第二电压保护电路130和接地端子Vss之间的信号传输路径。修正电路块300可以包括多个修正电路300a～300h。各个修正电路300a～300h可以连接在焊盘110和第一电压保护电路120之间、在第一电压保护电路120和第二电压保护电路130之间、以及在第二电压保护电路130和接地端子VSS之间。
在实施方式中，当第二电压保护电路130包括六个GPPMOS晶体管GP1～GP6时，修正电路块300可以包括八个修正电路300a～300h。在又一实施方式中，第二电压保护电路130可以包括多于或少于六个的GPPMOS晶体管以及多于或少于八个的修正电路。
第一修正电路300a可以连接在第一电压保护电路120的输入节点n0和焊盘110之间。通过选择性地断开或闭合第一修正电路300a，焊盘110或输入节点n0可以直接连接到接地端子Vss。
第二修正电路300b可以连接在输入节点n0、第一电压保护电路120和第二电压保护电路130之间的第一连接节点n1、以及接地端子Vss之间。因此，通过选择性地断开或闭合第二修正电路300b，焊盘110或第一连接节点n1可以直接连接到接地端子Vss。
第三修正电路300c可以连接在第一GPPMOS晶体管GP1和第二GPPMOS晶体管GP2之间的第二连接节点n2与接地端子Vss之间。第四修正电路300d可以连接在第二GPPMOS晶体管GP2和第三GPPMOS晶体管GP3之间的第三连接节点n3与接地端子Vss之间。第五修正电路300e可以连接在第三GPPMOS晶体管GP3和第四GPPMOS晶体管GP4之间的第四连接节点n4与接地端子Vss之间。第六修正电路300f可以连接在第四GPPMOS晶体管GP4和第五GPPMOS晶体管GP5之间的第五连接节点n5与接地端子Vss之间。第七修正电路300g可以连接在第五GPPMOS晶体管GP5和第六GPPMOS晶体管G6之间的第六连接节点n6与接地端子Vss之间。第八修正电路300h可以连接在第六GPPMOS晶体管GP6的漏极和接地端子Vss之间。
可以选择性地断开和闭合修正电路300a～300h，以根据静电电压的流入或静电电压的大小将焊盘110或第一电压保护电路120与接地端子Vss直接连接，或控制第二电压保护电路130的串联连接的GPPMOS晶体管的数量。
例如，当第二电压保护电路130的第一GPPMOS晶体管GP1至第六GPPMOS晶体管GP6全部可以根据静电电压的大小被驱动时，如图7所例示地，可以断开第二修正电路300b至第七修正电路300g。相反，第一修正电路300a和第八修正电路300h可以被闭合以将第一GPPMOS晶体管GP1至第六GPPMOS晶体管GP6彼此串联连接。
当可能不需要驱动ESD保护电路100c时，即，当可以从焊盘110输入正常电压时，如图8所例示地，除了第二修正电路300b之外，第一修正电路300a和第三修正电路300c至第八修正电路300h可以被闭合。因此，输入到焊盘110的正常电压不会流入第一电压保护电路120和第二电压保护电路130。正常电压可以直接传输到接地端子Vss或电源电压端子VDD。
当负电压施加到焊盘110时，第一电压保护电路120可以被作为GPPMOS晶体管来驱动，以有效地释放静电电荷。
根据各种实施方式，第一电压保护电路可以包括具有优异面积效率的PMOS晶体管，例如，GPPMOS晶体管。因此，当GPPMOS晶体管与结型二极管进行比较以提供相同的阈值电压时，GPPMOS晶体管的面积可以显著小于结型二极管所需的面积。此外，当GPPMOS晶体管集成在所分配的区域中时，与结型二极管的反向特性相比，GPPMOS晶体管可具有改善的电流特性。
此外，用于去除正静电电压的第二电压保护电路可以包括串联连接的GPPMOS晶体管。因此，在设置触发电压时可以不考虑骤回电压。
此外，ESD保护电路可以包括具有修正电路的修正电路块。因此，可以根据静电电荷的产生或静电电荷的大小来控制ESD保护电路中的GPPMOS晶体管的数量。
上述实施方式旨在进行例示而非限制本公开。各种替代和等同物也是可以的。本公开不限于本文描述的实施方式。实施方式也不限于任何特定类型的半导体装置。鉴于本公开内容，其他添加、减少或变型是显而易见的，并且旨在落入所附权利要求的范围内。
相关申请的交叉引用
本申请要求2018年6月11日在韩国知识产权局提交的韩国申请第10-2018-0066727号的优先权，该申请通过引用整体并入本文。

Claims (13)

1.一种半导体集成电路装置，该半导体集成电路装置包括：
焊盘；
第一电压保护电路，所述第一电压保护电路连接到所述焊盘，所述第一电压保护电路在负静电电荷流入所述第一电压保护电路时被驱动，所述第一电压保护电路包括栅极正p沟道金属氧化物半导体GPPMOS晶体管；
第二电压保护电路，所述第二电压保护电路连接在所述第一电压保护电路和接地端子之间，所述第二电压保护电路在正静电电荷流入所述第二电压保护电路时被驱动，所述第二电压保护电路包括串联连接的多个GPPMOS晶体管；以及
修正电路块，所述修正电路块选择性地连接在所述焊盘与所述第二电压保护电路的所述多个GPPMOS晶体管的任一连接节点之间，以改变从所述焊盘输入的电压的传输路径。
2.根据权利要求1所述的半导体集成电路装置，其中，所述修正电路块包括修正电路，并且
所述修正电路被选择性地断开或闭合以改变从所述焊盘输入的所述电压的传输路径。
3.根据权利要求1所述的半导体集成电路装置，其中，当从所述焊盘输入负电压时，所述第一电压保护电路的GPPMOS晶体管通过产生寄生PNP双极晶体管而导通，而当从所述焊盘输入正电压时，所述第一电压保护电路的GPPMOS晶体管执行正向二极管操作。
4.根据权利要求1所述的半导体集成电路装置，其中，所述第一电压保护电路和所述第二电压保护电路的GPPMOS晶体管各自包括：
形成在半导体衬底上的n阱；
形成在所述n阱上的栅极；
在所述栅极的一侧形成于所述n阱中的源极；以及
在所述栅极的另一侧形成于所述n阱中的漏极。
5.根据权利要求4所述的半导体集成电路装置，其中，所述半导体衬底包括含有p型杂质的衬底，并且所述n阱与所述含有p型杂质的衬底直接接触。
6.根据权利要求1所述的半导体集成电路装置，其中，所述第二电压保护电路中的所述多个GPPMOS晶体管的数量是根据正静电电压的大小通过改变连接到所述修正电路块的所述连接节点的位置而确定的。
7.根据权利要求1所述的半导体集成电路装置，其中，所述第二电压保护电路的所述多个GPPMOS晶体管具有相同的阈值电压。
8.根据权利要求1所述的半导体集成电路装置，其中，所述第二电压保护电路的所述多个GPPMOS晶体管具有逐渐减小的阈值电压。
9.根据权利要求1所述的半导体集成电路装置，其中，所述第一电压保护电路的GPPMOS晶体管包括：
连接到所述焊盘的漏极；以及
彼此共同连接的栅极和源极。
10.根据权利要求9所述的半导体集成电路装置，其中，所述第二电压保护电路的串联连接的多个GPPMOS晶体管中的每一个包括：
彼此共同连接的栅极和源极；以及
与下一个GPPMOS晶体管的源极连接的漏极，
其中，所述第二电压保护电路的所述多个GPPMOS晶体管中的任一个包括与所述第一电压保护电路的所述源极连接的源极。
11.一种半导体集成电路装置，该半导体集成电路装置包括：
静电放电ESD保护电路，其中，当从焊盘施加正常电压时，所述ESD保护电路截止，并且所述ESD保护电路由高于或低于所述正常电压的电压来驱动，所述ESD保护电路包括：
连接到所述焊盘的第一GPPMOS晶体管；以及
在所述第一GPPMOS晶体管和接地端子之间串联连接的多个第二GPPMOS晶体管；以及
修正电路，所述修正电路直接连接在所述多个第二GPPMOS晶体管当中的任一连接节点和所述接地端子之间，
其中，通过所述修正电路来选择性地形成或阻断所述多个第二GPPMOS晶体管的所述连接节点与所述接地端子之间的信号传输路径。
12.根据权利要求11所述的半导体集成电路装置，其中，所述串联连接的多个第二GPPMOS晶体管的数量是根据GPPMOS晶体管的触发电压和静电电压确定的。
13.根据权利要求11所述的半导体集成电路装置，其中，所述第一GPPMOS晶体管和所述多个第二GPPMOS晶体管形成于分离的n阱中，所述分离的n阱与p型半导体衬底直接接触。
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