KR20180131702A - Esd 보호 회로를 포함하는 반도체 집적 회로 장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 패드, 상기 패드와 연결되며, 상기 패드로부터 네가티브 전압 인가시 턴 오프 상태를 유지하도록 구성되는 제 1 전압 보호부, 및 상기 제 1 전압 보호부와 그라운드 터미널 사이에 연결되어, 상기 패드로부터 포지티브 레벨의 정전기 전압 유입시 턴온되도록 구성되는 제 2 전압 보호부를 포함한다. 상기 제 2 전압 보호부는 직렬로 연결된 복수의 GPPMOS(gate positive p-channel metal oxide semiconductor) 트랜지스터로 구성된다.
Description
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 교정이 가능한 ESD(Electrostatic Discharge) 보호 회로를 포함하는 반도체 집적 회로 장치에 관한 것이다.
반도체 집적 회로 장치는 정전기로부터 내부 회로를 보호하기 위하여, 외부 신호 또는 외부 전압(혹은 어드레스)이 전달되는 패드들 사이 또는 패드와 내부 회로 사이에 ESD 보호 회로가 구비되고 있다.
한편, 반도체 웨이퍼는 신호 및 어드레스를 인가받는 패드 외에, 테스트 전압을 입력받거나, 혹은 테스트 탐침과 직접 콘택되는 테스트 패드를 더 구비할 수 있다. 이와 같은 테스트 패드는 저전압의 네가티브 전압에서 고전압의 포지티브 전압까지 다양한 전압 레벨을 인가받을 수 있고, 반도체 집적 회로 장치의 테스트 회로는 물론 내부 회로에 다양한 전압을 제공할 수 있다.
하지만, 현재 테스트 패드와 테스트 회로 사이에는 별도의 ESD 보호 회로가 구비되어 있지 않고 있다. 설령, 테스트 패드에 ESD 보호 회로가 연결된다고 하더라도, 정상 상태의 고전압과 정전기 전압의 구분에 있어 어려움이 있다.
즉, 고전압용 ESD 보호 회로는 상기 ESD 회로부를 동작시키기 위한 트리거 전압(trigger voltage)이 정상적인 고전압보다는 크고, 정전기 전압보다는 낮도록 설정되어야 한다. 더불어, ESD 보호 회로부내에 래치업(latch up)이 발생되기 시작하는 임계 전압(이하, 홀딩 전압)은 상기 정상적인 고전압보다는 높게 설정되어야 한다.
본 발명은 동작 제어가 용이한 ESD 보호 회로를 포함하는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 패드, 상기 패드와 연결되며, 상기 패드로부터 테스트를 위한 네가티브 전압 인가시 턴 오프 상태를 유지하도록 구성되는 제 1 전압 보호부, 및 상기 제 1 전압 보호부와 그라운드 터미널 사이에 연결되어, 상기 패드로부터 포지티브 레벨의 정전기 전압 유입시 턴온되도록 구성되는 제 2 전압 보호부를 포함한다. 상기 제 2 전압 보호부는 직렬로 연결된 복수의 GPPMOS(gate positive p-channel metal oxide semiconductor) 트랜지스터로 구성된다.
본 발명의 일 실시예에 따르면, 패드로부터 정상 전압이 인가되는 경우 턴 오프(turn off)되고, 상기 정상 전압 이상 및 이하에서 구동되도록 설계되는 ESD(electrostatic discharge) 보호 회로를 포함하는 반도체 집적 회로 장치로서, 상기 ESD 보호 회로는, 상기 패드로부터 입력되는 전압이 네가티브 상태의 정상 전압인 경우 턴 오프되도록 구성되는 pn 다이오드; 상기 패드로부터 입력되는 전압이 포지티브 상태의 정전기 전압인 경우 구동되어 상기 정전기 전압을 제거하도록 구성되는 직렬 연결된 복수의 GPPMOS 트랜지스터들; 및 상기 직렬 연결된 GPPMOS 트랜지스터간의 연결 노드들 중 적어도 하나와 그라운드 터미널 사이를 선택적으로 연결시키는 전압 전달 패스를 포함한다.
본 발명의 실시예에 따른 반도체 집적 회로 장치는, p형 반도체 기판, 상기 p형 반도체 기판내에 형성된 n웰, 상기 n웰 상에 배치되는 복수의 게이트, 상기 복수의 게이트 양측의 상기 n웰에 형성되는 고농도 p형 불순물로 구성되는 소스 및 드레인, 및 상기 n웰의 소정 부분에 형성되는 다이오드 영역을 포함한다. 이때, 상기 게이트는 인접하는 상기 소스와 공통으로 연결되어 복수의 GPPMOS 트랜지스터를 구성하고, 상기 복수의 GPPMOS 트랜지스터들은 직렬로 연결되고, 상기 다이오드 영역은 패드와 전기적으로 연결되면서 직렬로 연결된 상기 GPPMOS 트랜지스터의 일측 소스와 전기적으로 접하도록 구성된다.
본 발명에 의하면, 패드로부터 입력되는 네가티브 전압 및 포지티브 전압 양방향에 대해 ESD 보호 동작을 수행할 수 있다.
또한, 포지티브 정전기 전압을 제거하기 위한 제 2 전압 보호부를 직렬로 연결된 복수의 GPPMOS 트랜지스터로 구성함으로써, 트리거링 전압 설정시, 스냅백 전압을 고려하지 않아도 된다.
또한, 본 실시예의 ESD 보호 회로는 복수의 리비젼부를 포함하는 회로부를 포함하고 있어, 정전기 발생 여부, 혹은 정전기의 크기에 따라, ESD 보호 회로부로 구성되는 소자의 개수를 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 ESD 보호 회로를 포함하는 반도체 집적 회로 장치를 보여주는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 패드에 네가티브 정전기 전압이 인가되는 경우, 도 1의 ESD 보호 회로의 등가 회로도이다.
도 3은 도 1의 반도체 집적 회로 장치를 반도체 기판상에 집적시킨 단면도이다.
도 4는 본 발명의 일 실시예에 따른 ESD 보호 회로를 포함하는 반도체 집적 회로 장치를 보여주는 회로도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 패드에 연결되는 ESD 보호 회로를 포함하는 반도체 집적 회로 장치를 보여주는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 패드에 네가티브 정전기 전압이 인가되는 경우, 도 1의 ESD 보호 회로의 등가 회로도이다.
도 3은 도 1의 반도체 집적 회로 장치를 반도체 기판상에 집적시킨 단면도이다.
도 4는 본 발명의 일 실시예에 따른 ESD 보호 회로를 포함하는 반도체 집적 회로 장치를 보여주는 회로도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 패드에 연결되는 ESD 보호 회로를 포함하는 반도체 집적 회로 장치를 보여주는 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 ESD 방지 회로를 보여주는 회로도이다.
도 1을 참조하면, ESD 방지 회로(100)는 제 1 전압 보호부(120) 및 제 2 전압 보호부(130)를 포함할 수 있다.
제 1 전압 보호부(120)는 패드(110)와 제 2 전압 보호부(130) 사이에 연결될 수 있다. 상기 패드(110)는 예를 들어, 테스트 신호가 입력되는 테스트 패드 혹은 프로브 패드일 수 있다.
제 1 전압 보호부(120)는 pn 다이오드로 구성될 수 있다. 제 1 전압 보호부(120)는 상기 패드(110)에 입력되는 전압이 그라운드 전압(Vss)보다 보다 큰 경우(이하, 포지티브 전압), 포워드(forward) 다이오드로서 구동될 수 있고, 상기 패드(110)에 입력되는 전압이 그라운드 전압(Vss)보다 작은 경우(이하, 네가티브 전압), 리버스(reverse) 다이오드로서 구동될 수 있도록 상기 패드에 연결될 수 있다. 예를 들어, 상기 제 1 전압 보호부(120)를 구성하는 pn 다이오드는 그것의 애노드가 패드(110)에 연결될 수 있고, 캐소드가 포지티브 전압 보호부(120)에 연결될 수 있다.
이에 따라, 제 1 전압 보호부(120)는 네가티브 상태를 갖는 정상 전압이 입력되었을 때, ESD 보호 회로부(100)가 구동됨을 방지할 수 있도록 턴오프된다. 이때, 제 1 전압 보호부(120)는 pn 다이오드의 브랙다운 전압 레벨까지 턴오프될 수 있다.
제 2 전압 보호부(130)는 제 1 전압 보호부(120)와 그라운드 터미널(Vss) 사이에 연결될 수 있다. 제 2 전압 보호부(130)는 복수의 GPPMOS 트랜지스터(gate positive P-channel Metal oxide semiconductor transistor: GP1~GP5)를 포함할 수 있다. 복수의 GPPMOS 트랜지스터(GP1~GP5)는 상기 제 1 전압 보호부(120)와 그라운드 터미널(VSS) 사이에서 직렬로 연결될 수 있다. 예를 들어, 제 1 GPPMOS 트랜지스터(GP1)의 소스는 상기 제 1 전압 보호부(120)와 연결될 수 있고, 제 1 GPPMOS 트랜지스터(GP1)의 드레인은 제 2 GPPMOS 트랜지스터(GP2)의 소스와 연결될 수 있다.
이와 같이, 복수의 GPPMOS 트랜지스터들(GP1~GP5)은 직렬로 연결되기 때문에, 패드(110)로부터 입력되는 정전기를 GPPMOS 트랜지스터의 트리거(trigger) 전압만큼 강하시켜 방전시킬 수 있다.
GPPMOS 트랜지스터는 잘 알려진 바와 같이, 게이트가 소스에 접속되어 포지티브 전압이 게이트에 인가되는 PMOS 트랜지스터 구조를 말한다. 이와 같은 GPPMOS 트랜지스터는 GGNMOS(gate grounded NMOS) 트랜지스터에 대비하여 볼 때, 스냅백(snapback) 특성이 발생되지 않는 것으로 알려져 있다. 이에 따라, GPPMOS 트랜지스터는 트리거링 전압의 설정에 있어 스냅백 구간을 고려하지 않아도 되므로, 홀딩 전압의 감소가 발생되지 않아서 래치업 위험성이 적다.
또한, 이와 같은 복수의 GPPMOS 트랜지스터들(GP1~GP5) 각각은 게이트와 소스가 공통으로 연결되었기 때문에 다이오드와 같이 구동될 수 있다. 이에 따라, 본 발명의 실시예에 따라, 제 2 전압 보호부(130)는 패드(110)에 네가티브 전압이 인가된다는 가정하에, 도 1의 ESD 보호 회로의 등가 회로는 도 2와 같다.
도 2에 도시된 바와 같이, 제 1 전압 보호부(120)와 그라운드 터미널(Vss) 사이에 직렬로 연결된 복수의 다이오드들(DGP1~DGP5)이 연결될 수 있다. 이때, 제 2 전압 보호부(130)을 구성하는 다이오드들(DGP1~DGP5)은 상기 제 1 전압 보호부(120)를 구성하는 pn 다이오드와 반대 구동을 할 수 있다.
다시 도 1을 참조하여, 상기 제 2 전압 보호부(130)를 구성하는 GPPMOS 트랜지스터들(GP1~GP5)의 수는 정상 전압 중 최대 고전압 레벨 및 정전기 발생 전압을 고려하여 설정할 수 있다. 예를 들어, 고전압 패드(110)에 -2 내지 28V의 정상 전압이 인가될 수 있고, 약 30V 이상의 전압을 정전기로 간주한다고 가정한다. 또한, 하나의 GPPMOS 트랜지스터의 문턱 전압이 약 6V이고, 제 1 전압 보호부(120)의 문턱 전압이 0.7V라고 가정할 때, 전압 배분 원칙에 의거하여, 적어도 4개의 GPPMOS 트랜지스터들과 제 1 전압 보호부(120)가 직렬로 연결될 때, 기생 pnp 경로가 생성되어, 상기 정전기 전압을 배출시킬 수 있다.
<식 1>
6 (Volt)×5 + 0.7V ≒ 30.7V
도 3은 본 발명의 일 실시예에 따른 반도체 기판상에 집적된 ESD 방지 회로를 보여주는 단면도로서, 설명의 편의를 위하여, 도 1의 제 1 전압 보호부(120) 및 제 1 GPPMOS 트랜지스터(GP1)를 도시하였다. 도면에 도시되지 않았지만, 생략된 제 2 내지 제 5 GPPMOS 트랜지스터(GP2~GP5)의 구성은 상기 제 1 GPPMOS 트랜지스터(GP1)와 동일할 수 있다.
도 3을 참조하면, p형 반도체 기판(200)내에 n형의 불순물이 도핑되어, 액티브 영역으로서 n웰(210a, 210b)이 형성된다. 제 1 n웰(210a)은 제 1 전압 보호부(120)를 한정하기 위한 액티브 영역이고, 제 2 n웰(210b)은 제 2 전압 보호부(130)의 GPPMOS 트랜지스터를 한정하기 위한 액티브 영역이다. 또한, 복수의 GPPMOS 트랜지스터(GP1~GP5) 각각은 독립된 n웰(210b)에 형성될 수 있다. 다시 말해, 하나의 GPPMOS 트랜지스터는 하나의 독립된 n웰(210b)에 형성될 수 있다.
제 2 n웰(210b)를 포함하는 반도체 기판(200) 상에 제 1 GPPMOS 트랜지스터(GP1)의 게이트(230a)가 형성된다. 게이트(230a)와 반도체 기판(200) 사이에 게이트 절연막(225)이 개재될 수 있다. 제 1 n웰(210a)의 소정 부분 및 게이트(230a) 사이의 제 2 n웰(210b)에 고농도 p형 불순물이 주입되어, 제 1 전압 보호부(120)를 구성하는 pn 다이오드 영역(235a) 및 GPPMOS 트랜지스터(GP1)의 소스 및 드레인(235)이 형성된다. 이에 따라, 제 1 n웰(210a)에 pn 다이오드가 집적되고, 제 2 웰(210b)에 GPPMOS 트랜지스터(GP1)가 집적된다. 도면 부호 235c는 p형의 반도체 기판(200)내에 형성되는 고농도 p형 불순물 영역으로서, 상기 다이오드 영역(230a) 및 소스/드레인(230b)과 동시에 형성될 수 있으며, 반도체 기판(200)에 그라운드 전압(VSS)을 인가하기 위한 기판 픽업 영역일 수 있다.
또한, 제 1 및 제 2 n웰(210a, 210b)의 소정 부분에 고농도 n형 불순물을 주입하여, 웰 픽업 영역(240)을 형성할 수 있다. 웰 픽업 영역(240)은 예를 들어, n웰(210a,210b)에 전압을 인가하기 위한 영역일 수 있다.
예를 들어, 패드(110)로부터 포지티브 레벨의 고전압 정전기가 입력되는 경우, 제 1 전압 보호부(120)가 포워드 다이오드로 작용되어, 제 1 전압 보호부(120)의 문턱 전압만큼 전압 강하가 일어날 수 있다.
이어서, 제 1 전압 보호부(120)를 통과한 정전기들은 제 2 전압 보호부(130)에 전달된다. 이와 같은 경우, 제 1 GPPMOS 트랜지스터(GP1)의 소스에 고전압이 인가되기 때문에, 제 1 GPPMOS 트랜지스터(GP1)의 소스 및 바디(예를 들어, n웰) 사이, 그리고, 제 1 GPPMOS 트랜지스터(GP1)의 바디와 드레인 사이 각각에 전압차가 발생되어, 제 1 GPPMOS 트랜지스터(GP1)가 형성되는 n웰(210)내에서 기생 pnp BJT(bipolar junction transistor)가 발생된다. 이에 따라, 제 1 GPPMOS 트랜지스터(GP1)에 유입된 정전기는 기생 pnp BJT의 동작에 의해, 제 1 GPPMOS 트랜지스터(GP1)의 문턱 전압(혹은 트리거 전압)만큼 강하된다. 여기서, 상기 문턱 전압은 기생 pnp BJT의 문턱 전압에 해당될 수 있으며, 상기 문턱 전압은 GPPMOS 트랜지스터의 게이트 항복 전압보다는 작을 수 있다.
이어서, 소정 전압만큼 강하된 정전기는 제 1 GPPMOS 트랜지스터(GP1)와 인접하는 제 2 GPPMOS 트랜지스터(GP2)에 유입되어, 제 2 GPPMOS 트랜지스터(GP2)내에서 발생되는 기생 pnp BJT를 동작시키고, 이것에 의해, 정전기가 소정 전압 강하된다. 이와 같이 직렬로 연결된 제 3, 제 4 및 제 5 GPPMOS 트랜지스터(GP3~GP5)를 순차적으로 구동시킴에 따라, 대부분의 정전기를 배출시킬 수 있다.
여기서, GPPMOS 트랜지스터들의 소스, 바디 및 드레인 각각은 기생 pnp BJT의 에미터, 베이스 및 콜렉터로 동작될 수 있다. 이에 따라, 제 1 전압 보호부(120)를 통해 전달된 정전기 전압은 GPPMOS 트랜지스터의 문턱 전압만큼 전압 강하가 이루어지고, 복수의 GPPMOS 트랜지스터를 경유하면서, 대부분의 정전기들이 배출될 수 있다.
또한, 제 1 내지 제 5 GPPMOS 트랜지스터(GP1~GP5)의 문턱 전압은 순차적으로 감소되도록 구성될 수도 있다.
한편, 기생 pnp BJT의 베이스로 이용되는 바디, 즉, n웰(210b)의 농도는 PMOS 트랜지스터의 브랙다운 전압에 반비례하는 것으로 알려져 있다.
<식 2>
VB = εsE2/2eNB
여기서, εs는 바디 물질의 유전율, E는 소스 드레인 사이의 최대 전계, NB는 바디의 농도를 나타낸다.
이에 따라, 반도체 기판상에 p웰을 구비하고, 상기 p웰내에 n웰이 형성되는 경우, 고전압의 포지티브 전압이 정전기로 유입되면, n웰에 고전압이 인가될 수 있고, 이로 인해, n웰과 p웰 사이의 브랙다운 전압으로 인해 리키지 커런트(leakage current)가 발생할 수 있다. 이를 방지하기 위해, 베어(bare) 상태인 p형 반도체 기판(200)내에 n웰(210)을 형성하는 것이 바람직하다.
일반적으로, p형 반도체 기판(200) 내부에 형성되는 p웰의 농도는 p형 반도체 기판(200)의 도핑 농도보다는 상대적으로 높다. 그러므로, n웰과 p웰을 구비한 경우보다 p형의 반도체 기판내에 n웰을 형성한 경우, 상대적으로 더 높은 브랙다운 전압이 형성되어, 정전기 방전시에 리키지 커런트를 방지할 수 있다.
또한, 도 4에 도시된 바와 같이, 포지티브 정전기 배출을 위해, 최소 5개의 GPPMOS 트랜지스터(GP1~GP5)가 필요한 경우, 제 6 GPPMOS 트랜지스터(GP6)는 리비젼(revision) 가능하게 제 5 GPPMOS 트랜지스터(GP5)와 연결되어, 여분의 트랜지스터로 이용될 수 있다.
즉, 도 4를 참조하면, ESD 보호 회로(100)는 제 5 GPPMOS 트랜지스터(GP5)와 제 6 GPPMOS 트랜지스터(GP6)의 연결 노드(N)와 그라운드 터미널(Vss) 사이에, 회로 수정을 위한 전달 패스(140)를 더 구비할 수 있다. 또한, 전달 패스(140) 상에 리비젼부(150)가 구비되어, 전달 패스(140)를 선택적으로 오픈 및 클로우즈할 수 있다.
일반적으로, GPPMOS 트랜지스터를 비롯한 모든 소자 제작 시, PVT(process, voltage, temperature)등의 영향으로, 의도치 않게, 문턱 전압 특성이 변화될 수 있다.
이에 따라, 이론적으로 5개의 GPPMOS 트랜지스터를 직렬 연결하는 경우, 정전기를 모두 배출시킬 수 있다고 계산되었다 하더라도, 상기와 같은 문턱 전압의 변경에 의해 정전기 전압 강하분이 상대적으로 감소되어 여전히 정전기가 내부 회로에 유입될 수도 있다.
이에 따라, 본 실시예에서는 리비젼부(150)을 선택적으로 오픈 및 클로우즈하여, 제 6 GPPMOS 트랜지스터(GP6)가 PVT 변형시에만 옵션으로 제 2 전압 보호부(130)로서 구동되도록 설계할 수 있다.
즉, PVT 변형이 일어나지 않은 경우, 리비젼부(150)는 클로우즈되도록 설계된다. 이에 따라, 상기 연결 노드(N)와 그라운드 터미널(Vss) 사이에 전달 패스(140)가 생성되어, 제 5 GPPMOS 트랜지스터(GP5)를 통과한 정전기 전압은 상대적으로 낮은 저항을 갖는 전달 패스(140)를 통해 그라운드 터미널(Vss)로 배출된다(path 1).
한편, PVT 변형이 발생되어, GPPMOS 트랜지스터의 문턱 전압이 감소되는 경우, 리비젼부(150)를 오픈시키도록 설계한다. 이에 따라, 상기 연결 노드(N)와 그라운드 터미널(Vss) 사이에 전달 패스(140)의 생성이 차단된다. 제 5 GPPMOS 트랜지스터(GP5)를 거친 정전기 전압은 제 6 GPPMOS 트랜지스터(GP6)로 유입된다(path2).
여기서, 리비젼부(150)의 오픈 및 클로우즈는 레이아웃상에서 변경될 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 패드에 연결되는 ESD 보호 회로를 포함하는 반도체 집적 회로 장치를 보여주는 회로도이다.
도 5를 참조하면, 패드(110), 제 1 전압 보호부(120), 제 2 전압 보호부(130) 및 회로 수정부(300)를 포함할 수 있다.
상기 패드(110)는 예를 들어, 테스트 신호 또는 고전압이 인가되는 테스트 패드 혹은 프로브 패드일 수 있다.
제 1 전압 보호부(120)는 상기 도 1의 구조와 동일하게, 패드(110)에 연결되는 pn 다이오드를 포함할 수 있다. 상기 pn 다이오드는 그것의 애노드가 패드(110)와 연결되고, 캐소드가 제 2 전압 보호부(130)와 연결되도록 구성될 수 있다.
제 2 전압 보호부(130) 역시 도 1의 구조와 실질적으로 동일하게, 직렬로 연결된 복수의 GPPMOS 트랜지스터(GP1~GP5)를 포함할 수 있다. 복수의 GPPMOS 트랜지스터(GP1~GP5)는 도 3에 도시된 바와 같이, p형 반도체 기판(200)상에 형성되는 복수의 독립 n웰(210b)내에 각각 집적될 수 있다.
회로 수정부(300)는 패드(110), 제 1 전압 보호부(120), 제 2 전압 보호부(130) 및 그라운드 터미널(Vss) 사이의 전압 전달 경로를 변경하도록 구성될 수 있다. 회로 수정부(300)는 전압 전달 경로를 생성 및 차단할 수 있도록, 패드(110), 제 1 전압 보호부(120), 제 2 전압 보호부(130) 및 그라운드 터미널(Vss) 사이에 위치될 수 있다. 상기 회로 수정부(300)는 도전 패스를 변경하는 복수의 리비젼부(300a~300f)를 포함할 수 있다.
예를 들어, 본 실시예와 같이, 제 2 전압 보호부(130)가 5개의 GPPMOS 트랜지스터를 포함하는 경우, 회로 수정부(300)는 6개의 리비젼부(300a~300f)를 포함할 수 있다.
제 1 리비젼부(300a)는 패드(110)와 제 1 전압 보호부(120) 사이의 연결 노드(n0)와 그라운드 터미널(Vss) 사이에 위치될 수 있다. 또한, 제 1 리비젼부(300a)는 제 1 전압 보호부(120)와 제 2 전압 보호부(130) 사이의 제 1 연결 노드(n1)와 그라운드 터미널(Vss) 사이에 연결될 수 있다. 이에 따라, 제 1 리비젼부(300a)의 선택적 개방 또는 클로우즈에 따라, 패드(100)와 그라운드 터미널(Vss)간이 다이렉트로 연결되든지, 혹은 제 1 연결 노드(n1)와 그라운드 터미널(Vss)간이 다이렉트로 연결될 수 있다.
제 2 리비젼부(300b)는 제 1 GPPMOS 트랜지스터(GP1) 및 제 2 GPPMOS 트랜지스터(GP2) 사이의 제 2 연결 노드(n2)와 그라운드 터미널(Vss) 사이에 위치될 수 있다. 제 3 리비젼부(300c)는 제 2 GPPMOS 트랜지스터(GP2) 및 제 3 GPPMOS 트랜지스터(GP3) 사이의 제 3 연결 노드(n3)와 그라운드 터미널(Vss) 사이에 위치될 수 있다. 제 4 리비젼부(300d)는 제 3 GPPMOS 트랜지스터(GP3) 및 제 4 GPPMOS 트랜지스터(GP4)의 연결 노드(n4)와 그라운드 터미널(Vss) 사이에 위치될 수 있다. 제 5 리비젼부(300e)는 제 4 GPPMOS 트랜지스터(GP4) 및 제 5 GPPMOS 트랜지스터(GP5)의 연결 노드(n5)와 그라운드 터미널(Vss) 사이에 위치될 수 있다. 제 6 리비젼부(300f)는 제 5 GPPMOS 트랜지스터(GP5)의 드레인과 그라운드 터미널(Vss) 사이에 연결될 수 있다.
각각의 리비젼부(300a~300f)는 선택적으로 오픈 및 클로우즈되어, 정전기 전압 유입 여부, 또는 정전기 전압 크기에 따라, 패드(110)와 그라운드 터미널(Vss)을 다이렉트로 연결하든지, 제 1 전압 보호부(120)와 그라운드 터미널(Vss)을 다이렉트로 연결하든지, 혹은 제 2 전압 보호부(120)의 직렬 연결되는 GPPMOS 트랜지스터의 개수를 조절할 수 있다.
예를 들어, 정전기 전압의 크기에 따라, 제 2 전압 회로부(130)의 제 1 내지 제 5 GPPMOS 트랜지스터(GP1~GP5)이 모두 구동되어야 할 필요가 있는 경우, 도 5에 도시된 바와 같이 제 1 내지 제 5 리비젼부(300a~300e)는 오픈시키고, 제 6 리비젼부(300f)만을 클로우즈하여, 제 1 내지 제 5 GPPMOS 트랜지스터(GP1~GP5)를 직렬로 연결한다.
이때, 정전기 전압의 크기를 고려하여, 제 1 내지 제 6 리비젼부(300a~300f)를 선택적으로 클로우즈시켜, 직렬 연결되는 GPPMOS 트랜지스터(GP1~GP5)의 개수를 조절할 수 있다.
ESD 보호 회로(100)가 구동될 필요가 없는 경우, 즉, 패드(110)로부터 정상 전압이 입력되는 경우, 제 1 내지 제 6 리비젼부(300a~300f)는 모두 클로우즈되어, 패드(110)에 입력되는 전압이 제 1 및 제 2 전압 보호부(120,130)로 유입 없이 다이렉트로 그라운드 터미널(Vss)에 전달될 수도 있다.
또한, 패드(110)로부터 네가티브 전압이 인가되는 경우, 제 1 전압 보호부(120)가 리버스 다이오드로 구동된다. 이에 따라, 네가티브 전압을 갖는 정상 전압이 입력되었을 때, ESD 보호 회로(100)가 구동되지 않도록 ESD 보호 회로(100)의 트리거링 전압을 제어할 수 있다.
본 발명에 의하면, 패드로부터 입력되는 네가티브 전압 및 포지티브 전압 양방향에 대해 ESD 보호 동작을 수행할 수 있다.
또한, 포지티브 정전기 전압을 제거하기 위한 제 2 전압 보호부를 직렬로 연결된 복수의 GPPMOS 트랜지스터로 구성함으로써, 트리거링 전압 설정시, 스냅백 전압을 고려하지 않아도 된다.
또한, 본 실시예의 ESD 보호 회로는 복수의 리비젼부를 포함하는 회로부를 포함하고 있어, 정전기 발생 여부, 혹은 정전기의 크기에 따라, ESD 보호 회로부로 구성되는 소자의 개수를 조절할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : ESD 보호 회로 110 : 패드
120 : 제 1 전압 보호부 130 : 제 2 전압 보호부
120 : 제 1 전압 보호부 130 : 제 2 전압 보호부
Claims (18)
- 패드;
상기 패드와 연결되며, 상기 패드로부터 네가티브(negative) 레벨의 전압 인가시 턴 오프(turn off) 상태를 유지하도록 구성되는 제 1 전압 보호부; 및
상기 제 1 전압 보호부와 그라운드 터미널 사이에 연결되어, 상기 패드로부터 포지티브(positive) 레벨의 정전기 전압 유입시 턴온되도록 구성되는 제 2 전압 보호부를 포함하며,
상기 제 2 전압 보호부는 직렬로 연결된 복수의 GPPMOS(gate positive p-channel metal oxide semiconductor) 트랜지스터로 구성되는 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 패드, 상기 제 1 전압 보호부, 및 상기 제 2 전압 보호부와 선택적으로 연결되어, 상기 패드로부터 입력되는 전압의 전달 경로를 변경하는 회로 수정부를 더 포함하는 반도체 집적 회로 장치. - 제 2 항에 있어서,
상기 회로 수정부는,
상기 패드와 상기 그라운드 터미널 사이,
상기 제 1 전압 보호부 및 상기 제 2 전압 보호부의 연결 노드와 상기 그라운드 터미널 사이, 및
상기 제 2 전압 보호부의 상기 GPPMOS 트랜지스터들의 연결 노드와 상기 그라운드 터미널 사이 각각에 위치된 적어도 하나의 리비젼부를 포함하고,
상기 리비젼부의 오픈 또는 클로우즈(open or close)에 의해 상기 전압 전달 경로가 변경되는 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 제 1 전압 보호부는 pn 다이오드를 포함하는 반도체 집적 회로 장치. - 제 4 항에 있어서,
상기 제 1 전압 보호부의 pn 다이오드는 상기 패드로부터 네가티브 전압이 입력될 때, 리버스 다이오드(reverse diode)로 구동되고, 상기 패드로부터 포지티브 전압이 입력될 때, 포워드 다이오드(forward diode)로 구동되는 반도체 집적 회로 장치. - 제 4 항에 있어서,
상기 pn 다이오드는,
n웰; 및
상기 n웰 내에 형성된 고농도 p형 불순물 영역을 포함하는 반도체 집적 회로 장치. - 제 6 항에 있어서,
상기 n웰은 p형의 반도체 기판에 직접 접하도록 형성되는 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 제 2 전압 보호부를 구성하는 상기 GPPMOS 트랜지스터의 개수는 상기 포지티브 레벨의 정전기 전압의 크기에 따라 결정되는 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 직렬로 연결되는 상기 GPPMOS 트랜지스터들은 모두 동일한 문턱전압을 갖는 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 직렬로 연결되는 상기 GPPMOS 트랜지스터들 중 상기 제 1 전압 보호부와 연결되는 상기 GPPMOS 트랜지스터의 문턱 전압이 가장 높게 설계되는 반도체 집적 회로 장치. - 패드로부터 정상 전압이 인가되는 경우 턴 오프(turn off)되고, 상기 정상 전압 이상 및 이하에서 구동되도록 설계되는 ESD(electrostatic discharge) 보호 회로를 포함하는 반도체 집적 회로 장치로서,
상기 ESD 보호 회로는,
상기 패드로부터 입력되는 전압이 네가티브 상태의 정상 전압인 경우 턴 오프되도록 구성되는 pn 다이오드;
상기 패드로부터 입력되는 전압이 포지티브 상태의 정전기 전압인 경우 구동되어 상기 정전기 전압을 제거하도록 구성되는 직렬 연결된 복수의 GPPMOS 트랜지스터들; 및
상기 직렬 연결된 GPPMOS 트랜지스터간의 연결 노드들 중 적어도 하나와 그라운드 터미널 사이를 선택적으로 연결시키는 전압 전달 패스를 포함하는 반도체 집적 회로 장치. - 제 11 항에 있어서,
상기 전압 전달 패스는 상기 GPPMOS 트랜지스터의 연결 노드의 전압을 상기 그라운드 터미널로 선택적으로 전달시키기 위해 오픈 또는 클로우즈되는 리비젼부를 포함하는 반도체 집적 회로 장치. - 제 12 항에 있어서,
상기 복수의 GPPMOS 트랜지스터의 개수는 상기 GPPMOS 트랜지스터 문턱 전압에 대한 상기 정전기 전압의 비율보다 큰 수로 결정되고,
PVT(Process, voltage, Temperature)의 변동에 의해 상기 복수의 GPPMOS 트랜지스터의 설정된 문턱 전압이 변동되는 경우, 상기 리비젼부가 오픈되도록 설계되어, 상기 복수의 GPPMOS 트랜지스터가 모두 구동되도록 설계되는 반도체 집적 회로 장치. - 제 11 항에 있어서,
상기 pn 다이오드 및 상기 복수의 GPPMOS 트랜지스터들은 p형 반도체 기판에 직접 접하는 n웰 영역에 형성되는 반도체 집적 회로 장치. - p형 반도체 기판;
상기 p형 반도체 기판내에 형성된 n웰;
상기 n웰 상에 배치되는 복수의 게이트;
상기 복수의 게이트 양측의 상기 n웰에 형성되는 고농도 p형 불순물로 구성되는 소스 및 드레인; 및
상기 n웰의 소정 부분에 형성되는 다이오드 영역을 포함하며,
상기 게이트는 인접하는 상기 소스와 공통으로 연결되어 복수의 GPPMOS 트랜지스터를 구성하고,
상기 복수의 GPPMOS 트랜지스터들은 직렬로 연결되고,
상기 다이오드 영역은 패드와 전기적으로 연결되면서 직렬로 연결된 상기 GPPMOS 트랜지스터의 일측 소스와 전기적으로 접하도록 구성되는 반도체 집적 회로 장치. - 제 15 항에 있어서,
상기 다이오드 영역은 고농도 p형 불순물 영역인 반도체 집적 회로 장치. - 제 15 항에 있어서,
상기 복수의 GPPMOS 트랜지스터들은 동일한 문턱 전압을 갖도록 설계되는 반도체 집적 회로 장치. - 제 15 항에 있어서,
상기 복수의 GPPMOS 트랜지스터들 중 상기 다이오드 영역과 연결되는 상기 GPPMOS 트랜지스터의 문턱 전압이 가장 높게 설계되는 반도체 집적 회로 장치.
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