JP6022804B2 - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
JP6022804B2
JP6022804B2 JP2012096465A JP2012096465A JP6022804B2 JP 6022804 B2 JP6022804 B2 JP 6022804B2 JP 2012096465 A JP2012096465 A JP 2012096465A JP 2012096465 A JP2012096465 A JP 2012096465A JP 6022804 B2 JP6022804 B2 JP 6022804B2
Authority
JP
Japan
Prior art keywords
mos transistor
guard ring
power supply
impurity region
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012096465A
Other languages
English (en)
Other versions
JP2013048209A (ja
Inventor
明彦 吉岡
明彦 吉岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012096465A priority Critical patent/JP6022804B2/ja
Priority to TW101122772A priority patent/TWI553819B/zh
Priority to TW105122424A priority patent/TWI594394B/zh
Priority to KR1020120080824A priority patent/KR20130012565A/ko
Priority to CN201210258980.6A priority patent/CN102903715B/zh
Priority to US13/557,923 priority patent/US9941358B2/en
Publication of JP2013048209A publication Critical patent/JP2013048209A/ja
Application granted granted Critical
Publication of JP6022804B2 publication Critical patent/JP6022804B2/ja
Priority to US15/921,643 priority patent/US10411095B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、静電保護回路を具備する半導体集積回路に関し、特に静電保護回路を構成する保護素子と保護素子の周辺に形成されるガードリング領域との間のＰＮ接合部に存在する脆弱な部分(ウィークスポット)が破壊される危険性を軽減するのに有効な技術に関するものである。
従来から、半導体集積回路を静電放電(ＥＳＤ：Electrostatic Discharge)による破壊から保護するために、半導体集積回路は静電保護回路(ＥＳＤ保護回路)を具備するものである。
一方、半導体集積回路は、高速化のためのトランジスタの微細化によって内部回路の電源電圧は低電圧化されるのに対して、半導体集積回路外部と比較的高い電圧レベルの入出力信号の入出力のための入出力回路(Ｉ／Ｏ回路)には比較的高い電源電圧が供給される。また、微細化トランジスタで構成されたデジタル論理回路の内部回路には比較的低い電源電圧が供給されるのに対して、アナログ／デジタル変換器やデジタル／アナログ変換器等のアナログ回路には比較的高い電源電圧が供給される。
下記特許文献１には、ＥＳＤ保護回路としてダイオードベース保護回路とＭＯＳベース保護回路とが使用されていることが記載されている。
ダイオードベース保護回路は、抵抗と第１ダイオードと第２ダイオードとを含み、抵抗は入力パッドとＣＭＯＳ入力段の入力端子との間に接続され、第１ダイオードのアノードとカソードとは接地電位ＶssとにＣＭＯＳ入力段の入力端子とにそれぞれ接続され、第２ダイオードのアノードはカソードとはＣＭＯＳ入力段の入力端子と電源電圧Ｖddとにそれぞれ接続される。ＣＭＯＳ入力段のＰチャンネルＭＯＳトランジスタのゲートとＮチャンネルＭＯＳトランジスタのゲートとは、ＣＭＯＳ入力段の入力端子に共通に接続される。
ＭＯＳベース保護回路は、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタと抵抗とを含み、ＮチャンネルＭＯＳトランジスタのソースとゲートとは接地電位Ｖssに接続され、ＮチャンネルＭＯＳトランジスタのドレインとＰチャンネルＭＯＳトランジスタのドレインとは入力パッドに接続され、ＰチャンネルＭＯＳトランジスタのソースとゲートとは電源電圧Ｖddに接続される。また、ＣＭＯＳ入力段のＰチャンネルＭＯＳトランジスタのゲートとＮチャンネルＭＯＳトランジスタのゲートとは、ＣＭＯＳ入力段の入力端子に抵抗を介して共通に接続される。
更に下記特許文献１には、デバイスの幅にわたって電流の広がりを改善するために、シリサイドブロックが寄生抵抗を増加するために使用されることが記載されている。また更に下記特許文献１には、ＥＳＤ保護回路の有効性をテストするためのＥＳＤ事象をシミュレートするためのモデルとしては、ヒューマンボディモデル(ＨＢＭ)とマシンモデル(ＭＭ)とチャージドデバイスモデル(ＣＤＭ)の３種類存在することも記載されている。
下記特許文献２には、ガードリングにより形成される寄生バイポーラ素子の動作を抑制するために、コレクタコンタクトとなる複数のコンタクトをＰ型ガードリングを挟んでエミッタコンタクトとなる複数のコンタクトと対向する領域から外れたＮ型ガードリング上の領域に形成することが記載されている。その結果、寄生バイポーラ素子のベース領域が広がり、寄生バイポーラ素子のゲインが減少して、寄生バイポーラ素子が動作しづらい状態となるとされている。
米国特許公開第２００５／００４５９５２Ａ１号 明細書 特開２００８−１７７２４６号 公報
本発明者は本発明に先立って、微細化半導体プロセスにより製造される半導体集積回路のＥＳＤ保護回路のＥＳＤ耐久量の改善に従事した。
図１は、本発明に先立って本発明者によって検討された静電保護回路(ＥＳＤ保護回路)を具備する半導体集積回路の構成を示す図である。
《半導体集積回路の構成》
図１に示す半導体集積回路１は、出力端子１０と静電保護回路１３と出力バッファ１４と電源間クランプ回路１５と電源保護回路１６と電源端子１１と接地端子１２とを含んでいる。尚、抵抗ｒ１、ｒ２、ｒ３、ｒ４は、配線抵抗である。
《出力バッファ》
出力バッファ１４は電源端子１１と接地端子１２の間に直列接続されたＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１を含み、ＰチャンネルＭＯＳトランジスタＭｐ１のドレインとＮチャンネルＭＯＳトランジスタＭｎ１のドレインの駆動出力信号は静電保護回路１３を介して出力端子１０に供給される。
《静電保護回路》
静電保護回路１３は、静電破壊の原因となるサージ電圧が出力端子１０に印加された際に出力バッファ１４のＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１が破壊されることを防止するためのものである。静電保護回路１３は第１ダイオードＤ１と第２ダイオードＤ２と抵抗Ｒ１とを含み、第１ダイオードＤ１のアノードと第２ダイオードＤ２のカソードは出力端子１０に接続され、第１ダイオードＤ１のカソードは電源端子１１に接続され、第２ダイオードＤ２のアノードは接地端子１２に接続されている。更に、第１ダイオードＤ１のアノードと第２ダイオードＤ２のカソードは、抵抗Ｒ１を介して出力バッファ１４のＰチャンネルＭＯＳトランジスタＭｐ１のドレインとＮチャンネルＭＯＳトランジスタＭｎ１のドレインとに接続されている。
《電源間クランプ回路》
電源間クランプ回路１５はＮチャンネルＭＯＳトランジスタＭｎ２と抵抗Ｒ２とダイオードＤ４とを含み、ＮチャンネルＭＯＳトランジスタＭｎ２のドレインとソースとは電源端子１１と接地端子１２とにそれぞれ接続され、ＮチャンネルＭＯＳトランジスタＭｎ２のゲートとソースとの間には抵抗Ｒ２とダイオードＤ４とが並列接続される。
《電源保護回路》
電源保護回路１６は第３ダイオードＤ３を含み、第３ダイオードＤ３のカソードとアノードとは電源端子１１と接地端子１２にそれぞれ接続されている。図１に示した半導体集積回路１の接地端子１２に接地電位Ｖｓｓが供給された状態で、電源端子１１に負電圧サージパルス電圧が印加されると、第３ダイオードＤ３が順方向となってサージ放電電流が流れることにより負電圧サージパルス電圧のエネルギーが消費されて、出力バッファ１４のＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１とが破壊されることを防止することが可能となる。
《負電圧サージ電圧》
図１に示したように、接地端子１２を基準端子(接地電圧ＧＮＤ＝０Ｖが供給された状態)として、負電圧サージパルス電圧Ｎ＿Ｐｌｓを出力端子１０に印加するＥＳＤ試験の場合(電源端子１１はオープン状態)、静電保護回路１３の第２ダイオードＤ２が順方向となる第１経路ｐａｓｓ１にサージ放電電流が流れる。一方、静電保護回路１３の第１ダイオードＤ１が逆方向となる第２経路ｐａｓｓ２には、サージ放電電流が流れない。第１経路ｐａｓｓ１にサージ放電電流が流れることにより負電圧サージパルス電圧Ｎ＿Ｐｌｓのエネルギーが消費され、出力バッファ１４のＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１が破壊されることを防止することが可能となる。
《正電圧サージ電圧》
図２は、図１と同様に半導体集積回路１の接地端子１２を基準端子(接地電圧ＧＮＤ＝０Ｖが供給された状態)として、正電圧サージパルス電圧Ｐ＿Ｐｌｓを出力端子１０に印加するＥＳＤ試験の場合(電源端子１１はオープン状態)の放電動作を説明する図である。
図２に示したように、接地端子１２に接地電位Ｖｓｓが供給された状態で、正電圧サージパルス電圧Ｐ＿Ｐｌｓが出力端子１０に印加されると、静電保護回路１３の第１ダイオードＤ１が順方向となる。この時に電源間クランプ回路１５が電源端子１１と接地端子１２の間に接続されていない場合は、出力バッファ１４のＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１に寄生バイポーラトランジスタの大きな電流が流れて、出力バッファ１４が破壊される危険性がある。
従って、この出力バッファ１４の破壊を防止するために、電源端子１１と接地端子１２の間に電源間クランプ回路１５が接続されている。電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２の素子サイズは、出力バッファ１４のＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１の素子サイズよりも著しく大きな値に設定されている。その結果、電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２が、極めて低いインピーダンスで、寄生バイポーラトランジスタの大きな電流を流すものとなり第３経路ｐａｓｓ３が形成される。その結果、正電圧サージパルス電圧Ｐ＿Ｐｌｓのエネルギーが消費され、出力バッファ１４のＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１が破壊されることを防止することが可能となる。
《問題点》
上述の通り、電源間クランプ回路１５は、ＥＳＤサージの放電の際の電源間のバイパス素子として重要な機能を有している。しかし、電源間クランプ回路１５は、配置依存性の制限特性を有するとともに、素子サイズも大きいと言う問題がある。すなわち、ＥＳＤサージの放電は低インピーダンスのルートで発生するので、電源間クランプ回路１５自体は低いインピーダンスの素子として設計される。しかし、電源間クランプ回路１５の配置場所が不適切な場合には、電源配線抵抗などの寄生的な要因が加わることで、外部端子から見た電源間クランプ回路１５の総合的なインピーダンスが大きくなり、意図しない他の素子が先行してオンとなってサージを放電する可能性がある。これが微細化された内部回路の場合には、素子破壊が発生する。従って、電源間クランプ回路１５が保護クランプ素子の機能を発揮するためには、回路１５を適切な場所に配置しなければならない。また場合によっては、寄生的要因によるインピーダンスの増加を回避するために、複数の電源間クランプ回路１５を配置することが必要になることもある。その結果、電源間クランプ回路１５の配置によって、半導体チップ面積に対する影響は避けられないものとなる。
このように、電源間クランプ回路１５はＥＳＤ保護回路として大変有効であるが、チップ面積への影響を考慮する必要がある。また、他の回路ブロックの配置や電源配線の配置などのレイアウト的な制限により、電源間クランプ回路１５の配置自体が困難な場合がある。
図３は、図１で説明した半導体集積回路１において電源間クランプ回路１５を配置しない場合の様子を示す図である。
図３に示すように、電源端子１１を基準端子(接地電圧ＧＮＤ＝０Ｖが供給された状態)として、負電圧サージパルス電圧Ｎ＿Ｐｌｓを出力端子１０に印加するＥＳＤ試験の場合(接地端子１２はオープン状態)には、出力バッファ１４が電源間のバイパス素子となり第４経路ｐａｓｓ４が形成される。
図４は、図２で説明した半導体集積回路１において電源間クランプ回路１５の配置位置が出力端子１０から遠距離のため、寄生配線抵抗ｒ３、ｒ４が大きくなった様子(外部端子から見た回路１５の総合的なインピーダンスが大きい)を示す図である。
図４に示すように、接地端子１２を基準端子(接地電圧ＧＮＤ＝０Ｖが供給された状態)として、正電圧サージパルス電圧Ｐ＿Ｐｌｓを出力端子１０に印加するＥＳＤ試験の場合(電源端子１１はオープン状態)、出力バッファ１４が電源間のバイパスとなり第５経路ｐａｓｓ５が形成される。
図３と図４との場合では、電源間クランプ回路１５の代わりに、出力バッファ１４がバイパス素子となり放電が行われ、出力バッファ１４のＰチャンネル素子Ｍｐ１のＰＮＰ寄生バイポーラトランジスタとＮチャンネル素子Ｍｎ１のＮＰＮ寄生バイポーラトランジスタとが２段階でオンすることになる。そのため、電源間のバイパス素子が動作するまでの動作開始時間が、電源間クランプ回路１５の場合の動作開始時間(Ｎチャンネル素子Ｍｎ２のＮＰＮ寄生バイポーラトランジスタの１段のターンオン時間)よりも遅くなる。
図５は、図３で示した半導体集積回路１における静電保護回路１３の断面構造および放電経路例を示す図である。
図５に示すように、静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２は、隣接して対面配置されている。上述したように出力バッファ１４による電源間のバイパス素子が動作するまでの動作開始時間が遅くなると、逆バイアスが印加される第１ダイオードＤ１のP型不純物層とＮ型ウェル領域Ｎ−Ｗｅｌｌとの間のＰＮ接合部が脆弱なウィークスポット(Ｗｋ＿Ｓｐ１)となって接合破壊の危険性が高くなる。また、同様に逆バイアスが印加されるダイオードＤ１のＮ型ウェル領域Ｎ−Ｗｅｌｌと第２ダイオードＤ２のＰ型ウェル領域Ｐ−Ｗｅｌｌとの間のＰＮ接合部(寄生ダイオードＤ４)も脆弱なウィークスポット(Ｗｋ＿Ｓｐ２)となって、接合破壊の危険性が高くなる。例えば、寄生ダイオードＤ４が先にブレークダウンした場合、図５(Ａ)に示したように第１ダイオードＤ１と第２ダイオードＤ２との間でサージ放電電流Ｉが流れるような放電ルートが形成される。この場合には、寄生ダイオードＤ４の周辺のＰＮ接合部が、素子破壊を起こしてしまう。ＰＮ接合部において逆バイアスによる負荷が大きくなっても破壊耐量が小さくならないようにするためには、寄生ダイオードＤ４のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ型ウェル領域Ｎ−Ｗｅｌｌの間のＰＮ接合部に形成される斜線の網掛けで示した絶縁分離層Ｉｓｏの各々の幅を大きくするのが一般的な対策方法である。しかし、この方法では単純に寄生ダイオードＤ４の素子サイズが大きくなってしまい、チップ面積に対する影響は避けられず、素子サイズの縮小化が課題となる。
一方、電源クランプ回路１５についても、上述の通り、電源クランプ回路１５の配置自体がチップサイズに対して無視できないほどの影響があるため、同じく素子サイズの縮小化が課題となる。
《静電保護回路１３の素子サイズ縮小検討》
図９は、図５に示した半導体集積回路１の静電保護回路１３に含まれた第１ダイオードＤ１の半導体デバイスの構造を説明する図である。
図９(Ａ)は第１ダイオードＤ１の平面構造で、図９(Ｂ)は図９(Ａ)の平面構造の切断線Ｘ−Ｘ´に沿う断面構造で、図９(Ｃ)は図９(Ａ)の平面構造の切断線Ｙ−Ｙ´に沿う断面構造である。図９(Ｂ)と図９(Ｃ)の断面構造に示すように、Ｐ型基板Ｐｓｕｂ上に形成されたＮ型ウェル領域Ｎ−Ｗｅｌｌに第１ダイオードＤ１のアノードとなるＰ型不純物領域が形成されている。第１ダイオードＤ１のアノードとなるＰ型不純物領域の周囲には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成されている。リング型平面形状の周囲には、第１ダイオードＤ１のカソードとなるＮ型不純物領域がリング型平面形状で形成されている。更にリング型平面形状の第１ダイオードＤ１のカソードとなるＮ型不純物領域の周囲には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成されている。
図５(Ａ)と図５(Ｂ)に示すように、第１ダイオードＤ１のアノードとなる中央部分のＰ型不純物領域は複数のコンタクトを介して、出力端子１０の電極ＯＵＴに接続される。第１ダイオードＤ１のカソードとなるリング型平面形状のＮ型不純物領域は上部の第１コンタクトＯｍ＿Ｃｏｎｔ１と右の第２コンタクトＯｍ＿Ｃｏｎｔ２と下部の第３コンタクトＯｍ＿Ｃｏｎｔ３と左の第４コンタクトＯｍ＿Ｃｏｎｔ４とを介して、電源端子１１の高電圧端子ＶＨに接続される。また、第１コンタクトＯｍ＿Ｃｏｎｔ１と第２コンタクトＯｍ＿Ｃｏｎｔ２と第３コンタクトＯｍ＿Ｃｏｎｔ３と第４コンタクトＯｍ＿Ｃｏｎｔ４の各コンタクトは、複数のコンタクトを有している。
第２ダイオードＤ２のカソードとなる中央部分のＮ型不純物領域は複数のコンタクトを介して、出力端子１０の電極ＯＵＴに接続される。第２ダイオードＤ２のアノードとなるリング型平面形状のＰ型不純物領域は上部の第１コンタクトＯｍ＿Ｃｏｎｔ１と左の第２コンタクトＯｍ＿Ｃｏｎｔ２と下部の第３コンタクトＯｍ＿Ｃｏｎｔ３と右の第４コンタクトＯｍ＿Ｃｏｎｔ４とを介して、接地端子１２の低電圧端子ＶＬに接続される。また、第１コンタクトＯｍ＿Ｃｏｎｔ１と第２コンタクトＯｍ＿Ｃｏｎｔ２と第３コンタクトＯｍ＿Ｃｏｎｔ３と第４コンタクトＯｍ＿Ｃｏｎｔ４の各コンタクトは、複数のコンタクトを有している。
図１０は、図５に示した半導体集積回路１の静電保護回路１３に含まれた第２ダイオードＤ２の半導体デバイスの構造を説明する図である。
図１０(Ａ)は第２ダイオードＤ２の平面構造で、図１０(Ｂ)は図１０(Ａ)の平面構造の切断線Ｘ−Ｘ´に沿う断面構造で、図１０(Ｃ)は図１０(Ａ)の平面構造の切断線Ｙ−Ｙ´に沿う断面構造である。図１０(Ｂ)と図１０(Ｃ)の断面構造に示すように、Ｐ型基板Ｐｓｕｂ上に形成されたＰ型ウェル領域Ｐ−Ｗｅｌｌに第２ダイオードＤ２のカソードとなるＮ型不純物領域が形成されている。第２ダイオードＤ２のカソードとなるＮ型不純物領域の周囲には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成されている。リング型平面形状の周囲には、第２ダイオードＤ２のアノードとなるＰ型不純物領域がリング型平面形状で形成されている。更にリング型平面形状の第２ダイオードＤ２のアノードとなるＰ型不純物領域の周囲には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成されている。
図５(Ａ)は静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の断面構造を示し、図５(Ｂ)は静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の平面構造を示している。
第１ダイオードＤ１のアノードとなるＰ型不純物領域と第２ダイオードＤ２のカソードとなるＮ型不純物領域とは出力端子１０の電極ＯＵＴと接続され、第１ダイオードＤ１のカソードとなるリング型平面形状のＮ型不純物領域は電源端子１１の高電圧端子ＶＨに接続され、第２ダイオードＤ２のアノードとなるリング型平面形状のＰ型不純物領域は接地端子１２の低電圧端子ＶＬに接続される。
図５(Ａ)に示したサージ放電電流Ｉは、接地端子１２と低電圧端子ＶＬとが電気的にオープンの状態において出力端子１０の電極ＯＵＴに負電圧サージパルス電圧Ｎ＿Ｐｌｓが印加されるＥＳＤ試験において、寄生ダイオードＤ４が先にブレークダウンした場合の流れである。このサージ放電電流Ｉは、Ｎ型ウェル領域Ｎ−Ｗｅｌｌの高抵抗とＰ型ウェル領域Ｐ−Ｗｅｌｌの高抵抗とを迂回して高電圧端子ＶＨからＮ型ウェル領域Ｎ−ＷｅｌｌとＰ型ウェル領域Ｐ−Ｗｅｌｌの間の寄生ダイオードＤ４を介して出力端子１０の電極ＯＵＴに流れる。
図５(Ｂ)に示したように、図５(Ａ)に示したサージ放電電流Ｉは、第１ダイオードＤ１の左の第４コンタクトＯｍ＿Ｃｏｎｔ４から寄生ダイオードＤ４を介して第２ダイオードＤ２のカソードとなる中央部分のＮ型不純物領域に形成された複数のコンタクトに流れる。
図７は、図５に示した半導体集積回路１の静電保護回路１３に含まれた第１ダイオードＤ１と第２ダイオードＤ２の半導体デバイスの構造の等価回路を説明する図である。
図７(Ａ)は、図５(Ａ)に示した静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の断面構造と図５(Ｂ)に示した静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の平面構造の等価回路に前記で説明したサージ放電電流Ｉの放電ルートを重ねた図である。
図７(Ａ)では、抵抗Ｒ１１は第１ダイオードＤ１のＮ型ウェル領域Ｎ−Ｗｅｌｌの高抵抗を示し、抵抗Ｒ２１は第２ダイオードＤ２のＰ型ウェル領域Ｐ−Ｗｅｌｌの高抵抗を示し、ダイオードＤ１１は寄生ダイオードＤ４に近接した第１ダイオードＤ１の部分ダイオードを示し、ダイオードＤ１２は寄生ダイオードＤ４から離間した第１ダイオードＤ１の部分ダイオードを示し、ダイオードＤ２１は寄生ダイオードＤ４に近接した第２ダイオードＤ２の部分ダイオードを示し、ダイオードＤ２２は寄生ダイオードＤ４から離間した第２ダイオードＤ２の部分ダイオードを示している。
図７(Ａ)から理解されるように、サージ放電電流Ｉは、寄生ダイオードＤ４を介して、高抵抗のＲ１１とＲ２１を通らないインピーダンスの低い最短ルートを流れることになる。
図５(Ｃ)はこの問題を改善するための静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の平面構造を示し、図５(Ｄ)はこの問題を改善するための静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の断面構造を示している。図５(Ｃ)の断面構造と図５(Ｄ)の平面構造は、本発明に先立ち本発明者によって検討されたものである。
図５(Ｃ)の改善された平面構造では、破線Ｄｅｌに示すように第１ダイオードＤ１の左の第４コンタクトＯｍ＿Ｃｏｎｔ４と第２ダイオードＤ２の右の第４コンタクトＯｍ＿Ｃｏｎｔ４とは、省略されている。接地端子１２と低電圧端子ＶＬとが電気的にオープンの状態において出力端子１０の電極ＯＵＴに負電圧サージパルス電圧Ｎ＿Ｐｌｓが印加された場合には、省略部分Ｄｅｌを迂回してサージ放電電流Ｉが流れる。
従って、図５(Ｄ)の改善された断面構造に示すように、図５(Ｃ)に示したサージ放電電流Ｉは、第１ダイオードＤ１のＮ型ウェル領域Ｎ−Ｗｅｌｌの高抵抗を介して第２ダイオードＤ２のカソードとなる中央部分のＮ型不純物領域に形成された複数のコンタクトに流れる。
図７(Ｂ)は、図５(Ｃ)に示した改善された静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の断面構造と図５(Ｄ)に示した改善された静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の平面構造の等価回路を説明する図である。
図７(Ｂ)から理解されるように、サージ放電電流Ｉは第１ダイオードＤ１のＮ型ウェル領域Ｎ−Ｗｅｌｌの高抵抗である抵抗Ｒ１１を介して寄生ダイオードＤ４(逆方向)と部分ダイオードＤ２１(順方向)とに流れるようになる。その結果、サージ放電電流Ｉが流れる際のインピーダンスが高くなって、寄生ダイオードＤ４(逆方向)と部分ダイオードＤ２１(順方向)との付近が破壊される危険性が低減されるものとなる。
図６は、図４に示した半導体集積回路１における静電保護回路１３の断面構造および放電経路例を示す図である。
図６(Ａ)は静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の断面構造を示し、図６(Ｂ)は静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の平面構造を示している。
図６(Ａ)に示したサージ放電電流Ｉは、電源端子１１と高電圧端子ＶＨとが電気的にオープンの状態において出力端子１０の電極ＯＵＴに正電圧サージパルス電圧Ｐ＿Ｐｌｓが印加されるＥＳＤ試験において、寄生ダイオードＤ４が先にブレークダウンした場合の流れである。このサージ放電電流Ｉは、Ｎ型ウェル領域Ｎ−Ｗｅｌｌの高抵抗とＰ型ウェル領域Ｐ−Ｗｅｌｌの高抵抗とを迂回して出力端子１０の電極ＯＵＴからＮ型ウェル領域Ｎ−ＷｅｌｌとＰ型ウェル領域Ｐ−Ｗｅｌｌとの間の寄生ダイオードＤ４を介して低電圧端子ＶＬに流れる。
図６(Ｂ)に示したように、図６(Ａ)に示したサージ放電電流Ｉは第１ダイオードＤ１のアノードとなる中央部分のＰ型不純物領域に形成された複数のコンタクトから寄生ダイオードＤ４を介して第２ダイオードＤ２のアノードである右の第４コンタクトＯｍ＿Ｃｏｎｔ４に流れる。
図８は、図６に示した半導体集積回路１の静電保護回路１３に含まれた第１ダイオードＤ１と第２ダイオードＤ２の半導体デバイスの構造の等価回路を説明する図である。
図８(Ａ)は、図６(Ａ)に示した静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の断面構造と図６(Ｂ)に示した静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の平面構造の等価回路に前記で説明したサージ放電電流Ｉの放電ルートを重ねた図である。
図８(Ａ)でも、抵抗Ｒ１１は第１ダイオードＤ１のＮ型ウェル領域Ｎ−Ｗｅｌｌの高抵抗を示し、抵抗Ｒ２１は第２ダイオードＤ２のＰ型ウェル領域Ｐ−Ｗｅｌｌの高抵抗を示し、ダイオードＤ１１は寄生ダイオードＤ４に近接した第１ダイオードＤ１の部分ダイオードを示し、ダイオードＤ１２は寄生ダイオードＤ４から離間した第１ダイオードＤ１の部分ダイオードを示し、ダイオードＤ２１は寄生ダイオードＤ４に近接した第２ダイオードＤ２の部分ダイオードを示し、ダイオードＤ２２は寄生ダイオードＤ４から離間した第２ダイオードＤ２の部分ダイオードを示している。
図８(Ａ)から理解されるように、サージ放電電流Ｉは寄生ダイオードＤ４を介して、高抵抗のＲ１１とＲ２１を通らないインピーダンスの低い最短ルートを流れることになる。
図６(Ｃ)はこの問題を改善するための静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の平面構造を示し、図６(Ｄ)はこの問題を改善するための静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の断面構造を示している。図６(Ｃ)の断面構造と図６(Ｄ)の平面構造は、本発明に先立ち本発明者によって検討されたものである。
図６(Ｃ)の改善された平面構造では、破線Ｄｅｌに示すように第１ダイオードＤ１の左の第４コンタクトＯｍ＿Ｃｏｎｔ４と第２ダイオードＤ２の右の第４コンタクトＯｍ＿Ｃｏｎｔ４とは、省略されている。電源端子１１と高電圧端子ＶＨとが電気的にオープンの状態において出力端子１０の電極ＯＵＴに正電圧サージパルス電圧Ｐ＿Ｐｌｓが印加された場合には、省略部分Ｄｅｌを迂回してサージ放電電流Ｉが流れる。
従って、図６(Ｄ)の改善された断面構造に示すように、図６(Ｃ)に示したサージ放電電流Ｉは、第２ダイオードＤ２のＰ型ウェル領域Ｐ−Ｗｅｌｌの高抵抗を介して第１ダイオードＤ１のアノードとなる中央部分のＰ型不純物領域に形成された複数のコンタクトから流れる。
図８(Ｂ)は、図６(Ｃ)に示した改善された静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の断面構造と図６(Ｄ)に示した改善された静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の付近の平面構造の等価回路を説明する図である。
図８(Ｂ)から理解されるように、サージ放電電流Ｉは第２ダイオードＤ２のＰ型ウェル領域Ｐ−Ｗｅｌｌの高抵抗である抵抗Ｒ２１を介して部分ダイオードＤ１１(順方向)と寄生ダイオードＤ４(逆方向)とに流れるようになる。その結果、サージ放電電流Ｉが流れる際のインピーダンスが高くなって、部分ダイオードＤ１１(順方向)と寄生ダイオードＤ４(逆方向)との付近が破壊される危険性が低減されるものとなる。
一方、本発明者は更に、出力バッファ１４と電源間クランプ回路１５等とを構成するＭＯＳトランジスタ素子や電源保護回路１６を構成するフィンガー形状の第３ダイオードＤ３におけるウィークスポットついて検討した。
図１１は、本発明に先立って本発明者によって検討されたＭＯＳトランジスタを例として、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。
図１１(Ａ)の等価回路に示したように、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２のドレインＤとソースＳとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続されて、ゲートＧとＰ型ウェル領域Ｐ−Ｗｅｌｌとは接地端子１２の低電圧端子ＶＬに接続される。
図１１(Ｂ)の平面構造に示したように、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２のゲートＧは複数のフィンガー電極によって形成され、各ゲートフィンガー電極の左右にはドレインＤを形成するＮ型不純物領域とソースＳを形成するＮ型不純物領域とが形成されている。複数のフィンガー電極Ｇと複数のドレインＮ型不純物領域Ｄと複数のソースＮ型不純物領域Ｓの周辺には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成されている。絶縁分離層Ｉｓｏのリング型平面形状の周囲には、ガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域がリング型平面形状で形成されている。更にガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域の周囲には、絶縁分離層Ｉｓｏがリング型平面形状で形成されている。また、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域は、Ｐ型ウェル領域Ｐ−Ｗｅｌｌを給電する目的と、ガードリングＧｒｄ＿Ｒｎｇの内部に形成されたＮチャンネルＭＯＳトランジスタＭｎ２からの雑音の図１に示した半導体集積回路１の内部回路への伝達量を低減する目的と、図１に示した半導体集積回路１の内部回路からの雑音によってガードリングＧｒｄ＿Ｒｎｇの内部に形成されたＮチャンネルＭＯＳトランジスタＭｎ２がラッチアップ破壊される危険性を低減する目的から、形成されたものである。
図１１(Ｂ)の平面構造の切断線Ｘ−Ｘ´に沿う断面構造である図１１(Ｃ)に示したように、複数のドレインＮ型不純物領域には電源端子１１の高電圧端子ＶＨが供給され、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と複数のソースＮ型不純物領域と複数のゲート・フィンガー電極とＰ型ウェル領域Ｐ−Ｗｅｌｌに接地端子１２の低電圧端子ＶＬが供給される。
図１１(Ｂ)の平面構造の切断線Ｙ−Ｙ´に沿う断面構造である図１１(Ｄ)に示したように、ドレインＮ型不純物領域は複数のコンタクトを介して電源端子１１の高電圧端子ＶＨの電極に接続され、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域は複数のコンタクトを介して接地端子１２の低電圧端子ＶＬの電極に接続されている。
図１１(Ｂ)の平面構造に示したように、切断線Ｙ−Ｙ´に沿って縦長の長方形に形成されたドレインＮ型不純物領域ＤとソースＮ型不純物領域Ｓには縦長に配列された複数のコンタクトが形成されている。また図１１(Ｂ)の平面構造の右辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と左辺ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域には、縦長に配列された複数のコンタクトが形成されている。更に図１１(Ｂ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域には、切断線Ｘ−Ｘ´に沿って横長に配列された複数のコンタクトが形成されている。
図１１に示した電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２の接地端子１２の低電圧端子ＶＬに接地電位Ｖｓｓが供給された状態で、正電圧サージパルス電圧Ｐ＿Ｐｌｓが電源端子１１の高電圧端子ＶＨに印加される場合を想定する。最初に、図１１(Ｄ)の断面構造から理解されるように、ドレインＮ型不純物領域とＰ型ウェル領域Ｐ−Ｗｅｌｌの間の寄生ダイオードが降伏するので、ドレインＮ型不純物領域からＰ型ウェル領域Ｐ−Ｗｅｌｌに最初のサージ放電電流が流れる。従って、この最初のサージ放電電流がＰ型ウェル領域Ｐ−Ｗｅｌｌの高抵抗に流れることにより、Ｐ型ウェル領域Ｐ−Ｗｅｌｌの電圧が上昇する。その結果、図１１(Ｃ)の断面構造から理解されるように寄生バイポーラトランジスタＴｒｓがオン状態となり、電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬとの間に低インピーダンスで寄生バイポーラトランジスタＴｒｓによる大きなサージ放電電流が流れるものとなる。尚、寄生バイポーラトランジスタＴｒｓは、ドレインＮ型不純物領域とＰ型ウェル領域Ｐ−ＷｅｌｌとソースＮ型不純物領域とを、それぞれコレクタとベースとエミッタとして形成されるものである。
しかし、本発明に先立った本発明者による検討によって、ドレインＮ型不純物領域とＰ型ウェル領域Ｐ−Ｗｅｌｌの間の寄生ダイオードが最初に降伏する際に、図１１(Ｂ)の平面構造と図１１(Ｄ)の断面構造とに示したＷｋ＿Ｓｐの部分で、ＰＮ接合の最初のサージ放電電流の電流密度がそれ以外の部分のＰＮ接合よりも高くなり、ウィークスポットとなる危険性が高いことが明らかとされた。
図１１(Ｂ)の平面構造では、切断線Ｙ−Ｙ´に沿って縦長の長方形に形成されたドレインＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐの部分ではドレインＮ型不純物領域とガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域との間の距離ｂが小さいものである。それに対して、図１１(Ｂ)の平面構造の切断線Ｘ−Ｘ´に沿う断面構造である図１１(Ｃ)から理解されるように、縦長の長方形に形成されたドレインＮ型不純物領域Ｄの長辺部分とガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域との間の距離は、ゲートＧのフィンガー電極の幅とソースＮ型不純物領域の幅と内側絶縁分離層Ｉｓｏの幅ａとの合計の大きなものとなるものである。その結果、距離ｂが小さい縦長の長方形の短辺部分のウィークスポットＷｋ＿Ｓｐの部分では、それ以外の部分と比較して直列抵抗が小さくなって、最初のサージ放電電流の電流密度が高くなり、ウィークスポットＷｋ＿Ｓｐの部分が破壊されるものである。
図２１は、本発明に先立って本発明者によって検討された電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイス(フィンガー形状のN型ダイオードの例)を説明する図である。
図２１(Ａ)の等価回路に示すように、電源保護回路１６を構成する第３ダイオードＤ３のカソードとアノードとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続される。
図２１(Ｂ)の平面構造に示すように、電源保護回路１６を構成する第３ダイオードＤ３を形成するために、カソードＫを形成する複数のＮ型不純物領域とアノードＡを形成する複数のＰ型不純物領域とが形成されている。カソードＫを形成する複数のＮ型不純物領域とアノードＡを形成する複数のＰ型不純物領域の周辺には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成される。絶縁分離層Ｉｓｏのリング型平面形状の周囲には、ガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域がリング型平面形状で形成されている。更にガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域の周囲には、絶縁分離層Ｉｓｏがリング型平面形状で形成されている。また、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域は、Ｐ型ウェル領域Ｐ−Ｗｅｌｌを給電する目的と、ガードリングＧｒｄ＿Ｒｎｇの内部に形成された第３ダイオードＤ３からの雑音の図１に示した半導体集積回路１の内部回路への伝達量を低減する目的と、図１に示した半導体集積回路１の内部回路からの雑音によってガードリングＧｒｄ＿Ｒｎｇの内部に形成された第３ダイオードＤ３がラッチアップ破壊される危険性を低減する目的から、形成されたものである。
図２１(Ｂ)の平面構造の切断線Ｘ−Ｘ´に沿う断面構造である図２１(Ｃ)に示すように、カソードＫを形成する複数のＮ型不純物領域には電源端子１１の高電圧端子ＶＨが供給され、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とアノードＡを形成する複数のＰ型不純物領域とＰ型ウェル領域Ｐ−Ｗｅｌｌとに接地端子１２の低電圧端子ＶＬが供給される。
図２１(Ｂ)の平面構造の切断線Ｙ−Ｙ´に沿う断面構造である図２１(Ｄ)に示したように、カソードＫを形成するＮ型不純物領域は複数のコンタクトを介して電源端子１１の高電圧端子ＶＨの電極に接続され、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域は複数のコンタクトを介して接地端子１２の低電圧端子ＶＬの電極に接続される。
図２１(Ｂ)の平面構造に示したように、切断線Ｙ−Ｙ´に沿って縦長の長方形に形成されたカソードＫを形成する複数のＮ型不純物領域とアノードＡを形成する複数のＰ型不純物領域には縦長に配列された複数のコンタクトが形成される。また、図２１(Ｂ)の平面構造の右辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と左辺ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域には、縦長に配列された複数のコンタクトが形成される。更に、図２１(Ｂ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域には、切断線Ｘ−Ｘ´に沿って横長に配列された複数のコンタクトが形成される。
図２１に示した電源保護回路１６の第３ダイオードＤ３のアノードＡに低電圧端子ＶＬの接地電位Ｖｓｓが供給された状態で、正電圧サージパルス電圧Ｐ＿ＰｌｓがカソードＫの高電圧端子ＶＨに印加される場合を想定する。図２１(Ｄ)の断面構造から理解されるように、カソードＫを形成するＮ型不純物領域とＰ型ウェル領域Ｐ−Ｗｅｌｌの間の寄生ダイオードが降伏するので、カソードＫを形成するＮ型不純物領域からＰ型ウェル領域Ｐ−Ｗｅｌｌにサージ放電電流が流れる。
しかし、本発明に先立った本発明者による検討によって、カソードＫを形成する複数のＮ型不純物領域とＰ型ウェル領域Ｐ−Ｗｅｌｌの間の複数の寄生ダイオードが降伏する際に、図２１(Ｂ)の平面構造と図２１(Ｄ)の断面構造とに示したＷｋ＿Ｓｐの部分で、ＰＮ接合のサージ放電電流の電流密度がそれ以外の部分のＰＮ接合よりも高くなり、ウィークスポットとなる危険性が高いことが明らかとされた。
図２１(Ｂ)の平面構造では、切断線Ｙ−Ｙ´に沿って縦長の長方形に形成されたカソードＫのＮ型不純物領域の短辺のウィークスポットＷｋ＿Ｓｐの部分ではカソードＫを形成するＮ型不純物領域とガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域との間の距離ｂが小さいものである。一方、図２１(Ｂ)の平面構造の切断線Ｘ−Ｘ´に沿う断面構造である図２１(Ｃ)から理解されるように、縦長の長方形に形成されたカソードＫのＮ型不純物領域の長辺部分とガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域またはアノードＡを形成するＰ型不純物領域との間の距離ａは、距離ｂと同程度となっている。
距離ａの縦長の長方形に形成されたカソードＫのＮ型不純物領域の短辺部分でも、距離ｂの縦長の長方形に形成されたカソードＫのＮ型不純物領域の長辺部分でも、カソードＫのＮ型不純物領域とガードリングＧｒｄ＿ＲｎｇまたはアノードＡを形成するＰ型不純物領域との間の逆方向電流は、Ｎ型不純物領域とＰ型不純物領域との平行対向幅によって決定される。しかし、縦長の長方形に形成されたカソードＫのＮ型不純物領域の４個の角部分には強い電界が発生するので、平行対向部分の逆方向電流よりも大きな逆方向電流が４個の角部分に流れるものとなる。角部分に流れる大きな逆方向電流の半分と残り半分とがそれぞれ短辺部分と長辺部分に流れると想定すると、短辺部分の電流増加分が長辺部分の電流増加分よりも大きくなる。その結果、縦長の長方形に形成されたカソードＫのＮ型不純物領域の短辺部分がウィークスポットＷｋ＿Ｓｐとなってサージ放電電流の電流密度が高くなり、破壊されるものである。
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
従って、本発明の目的とするところは、静電保護回路を構成する保護素子と保護素子の周辺に形成されるガードリング領域との間のＰＮ接合部に存在する脆弱な部分(ウィークスポット)が破壊される危険性を軽減することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
すなわち、本発明の代表的な実施の形態は、静電保護回路(１３、１５、１６)を具備する半導体集積回路(１)である(図１参照)。
前記半導体集積回路は、前記静電保護回路の保護素子(Ｍｎ２)を形成するために、第１導電型の半導体領域(Ｐ−Ｗｅｌｌ)と、前記第１導電型と反対導電型である第２導電型の第１不純物領域(Ｎ)と、前記第１導電型の第２不純物領域(Ｐ)により形成されたガードリング(Ｇｒｄ＿Ｒｎｇ)とを具備する(図１１参照)。
前記第１不純物領域(Ｎ)は、少なくとも長辺と短辺とを有する長方形の平面構造として前記半導体領域の内部に形成される。
前記第２不純物領域により形成された前記ガードリングは、前記第１不純物領域の周辺を取り囲むようにリング型平面形状で前記半導体領域の内部に形成される。
前記第１不純物領域の前記長方形の平面構造の前記短辺には、破壊の危険性が他の部分より高いウィークスポット(Ｗｋ＿ＳＰ)が形成される。
前記長方形の平面構造の前記長辺と対向する前記ガードリングの第１部分では、前記長辺の方向に沿って配列された複数の電気的コンタクトが形成される。
前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの第２部分では、複数の電気的コンタクトの形成が省略されたことを特徴とする(図１２参照)。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、本発明によれば、静電保護回路を構成する保護素子と保護素子の周辺に形成されるガードリング領域との間のＰＮ接合部に存在する脆弱な部分(ウィークスポット)が破壊される危険性を軽減することができる。
図１は、本発明の実施の形態１による静電保護回路(ＥＳＤ保護回路)を具備する半導体集積回路の構成を示す図である。 図２は、図１と同様に半導体集積回路１の接地端子１２を基準端子(接地電圧ＧＮＤ＝０Ｖが供給された状態)として、正電圧サージパルス電圧Ｐ＿Ｐｌｓを出力端子１０に印加するＥＳＤ試験の場合(電源端子１１はオープン状態)の放電動作を説明する図である。 図３は、図１で説明した半導体集積回路１において電源間クランプ回路１５を配置しない場合の様子を示す図である。 図４は、図２で説明した半導体集積回路１において電源間クランプ回路１５の配置位置が出力端子１０から遠距離のため、寄生配線抵抗ｒ３、ｒ４が大きくなった様子(外部端子から見た回路１５の総合的なインピーダンスが大きい)を示す図である。 図５は、図３で示した半導体集積回路１における静電保護回路１３の断面構造および放電経路例を示す図である。 図６は、図４に示した半導体集積回路１における静電保護回路１３の断面構造および放電経路例を示す図である。 図７は、図５に示した半導体集積回路１の静電保護回路１３に含まれた第１ダイオードＤ１と第２ダイオードＤ２の半導体デバイスの構造の等価回路を説明する図である。 図８は、図６に示した半導体集積回路１の静電保護回路１３に含まれた第１ダイオードＤ１と第２ダイオードＤ２の半導体デバイスの構造の等価回路を説明する図である。 図９は、図５に示した半導体集積回路１の静電保護回路１３に含まれた第１ダイオードＤ１の半導体デバイスの構造を説明する図である。 図１０は、図５に示した半導体集積回路１の静電保護回路１３に含まれた第２ダイオードＤ２の半導体デバイスの構造を説明する図である。 図１１は、本発明に先立って本発明者によって検討されたＭＯＳトランジスタを例として、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。 図１２は、本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。 図１３は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源間クランプ回路１５を構成するＰチャンネルＭＯＳトランジスタＭｐ２の半導体デバイスを説明する図である。 図１４は、本発明の実施の形態１による電源間クランプ回路１５を構成するＰチャンネルＭＯＳトランジスタＭｐ２の半導体デバイスを説明する図である。 図１５は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスと本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。 図１６は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスと本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。 図１７は、本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。 図１８は、本発明の実施の形態１による電源間クランプ回路１５を構成するPチャンネルＭＯＳトランジスタＭp２の半導体デバイスを説明する図である。 図１９は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。 図２０は、本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。 図２１は、本発明に先立って本発明者によって検討された電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイス(フィンガー形状のN型ダイオードの例)を説明する図である。 図２２は、本発明に先立って本発明者によって検討された電源保護回路１６を構成する第３ダイオードＤ３の他の構造による半導体デバイスを説明する図である。 図２３は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスを説明する図である。 図２４は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の他の構造による半導体デバイスを説明する図である。 図２５は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスを説明する図である。 図２６は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源保護回路１６を構成する第３ダイオードＤ３の他の構造による半導体デバイスを説明する図である。 図２７は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスを説明する図である。 図２８は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の他の構造による半導体デバイスを説明する図である。 図２９は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスを説明する図である。 図３０は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の他の構造による半導体デバイスを説明する図である。 図３１は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスを説明する図である。 図３２は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の他の構造による半導体デバイスを説明する図である。 図３３は、本発明の比較参考例として本発明に先立って本発明者によって検討されたスイッチ回路１７を構成するＮチャンネルＭＯＳトランジスタＭｎ３の半導体デバイスを説明する図である。 図３４は、本発明の実施の形態３によるスイッチ回路１７のＮチャンネルＭＯＳトランジスタＭｎ３の半導体デバイスを説明する図である。 図３５は、本発明の実施の形態４による静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の半導体デバイスを説明する図である。 図３６は、本発明の実施の形態５による静電保護回路(ＥＳＤ保護回路)を具備する半導体集積回路の構成を示す図である。 図３７は、本発明の実施の形態６による半導体集積回路における電源間クランプ回路１５の他の構成を示す図である。 図３８は、本発明の実施の形態７による半導体集積回路におけるデカップリング容量の半導体デバイスの構成を示す図である。 図３９は、本発明の実施の形態７による図３８に示したデカップリング容量Ｃｄの半導体集積回路の半導体チップ内部におけるレイアウトの構成を示す図である。 図４０は、図３９に示した本発明の実施の形態７による半導体集積回路に含まれる出力静電保護回路１３もしくは入力静電保護回路１９を構成する第１ダイオードＤ１と第２ダイオードＤ２との半導体デバイスを説明する図である。 図４１は、図３９に示した本発明の実施の形態７によるデカップリング容量を内蔵する半導体集積回路の構成を示す鳥瞰図である。 図４２は、図３９と図４１に示した本発明の実施の形態７の半導体集積回路が液晶表示デバイス(ＬＣＤ)と接続される様子を示す図である。
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の代表的な実施の形態は、静電保護回路(１３、１５、１６)を具備する半導体集積回路(１)である(図１参照)。
前記半導体集積回路は、前記静電保護回路の保護素子(Ｍｎ２)を形成するために、第１導電型の半導体領域(Ｐ−Ｗｅｌｌ)と、前記第１導電型と反対導電型である第２導電型の第１不純物領域(Ｎ)と、前記第１導電型の第２不純物領域(Ｐ)により形成されたガードリング(Ｇｒｄ＿Ｒｎｇ)とを具備する(図１１参照)。
前記第１不純物領域(Ｎ)は、少なくとも長辺と短辺とを有する長方形の平面構造として前記半導体領域の内部に形成される。
前記第２不純物領域により形成された前記ガードリングは、前記第１不純物領域の周辺を取り囲むようにリング型平面形状で前記半導体領域の内部に形成される。
前記第１不純物領域の前記長方形の平面構造の前記短辺には、破壊の危険性が他の部分より高いウィークスポット(Ｗｋ＿ＳＰ)が形成される。
前記長方形の平面構造の前記長辺と対向する前記ガードリングの第１部分では、前記長辺の方向に沿って配列された複数の電気的コンタクトが形成される。
前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの第２部分では、複数の電気的コンタクトの形成が省略されたことを特徴とする(図１２参照)。
前記実施の形態によれば、静電保護回路を構成する保護素子と保護素子の周辺に形成されるガードリング領域との間のウィークスポットが破壊される危険性を軽減することができる。
好適な実施の形態では、前記第２導電型の前記第１不純物領域は、前記短辺の方向に繰り返して形成された複数の第１不純物領域を含む。
前記複数の第１不純物領域の間には、ＭＯＳトランジスタのゲート電極(Ｇ)が前記長辺の方向に沿って形成される。
前記複数の第１不純物領域の一方と他方とは、前記ＭＯＳトランジスタのソース(Ｓ)とドレイン(Ｄ)としてそれぞれ機能するものである。
前記ＭＯＳトランジスタの基板として機能する前記第１導電型の前記半導体領域は、前記ガードリングを介して前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と電気的に接続される。
前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の平面構造の前記短辺には、前記ウィークスポットが形成される。
前記ガードリングの内部には、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と前記ＭＯＳトランジスタの前記ゲート電極と前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方とが形成される。
前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記長辺と対向する前記ガードリングの前記第１部分では、前記長辺の方向に沿って配列された前記複数の電気的コンタクトが形成される。
前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第２部分では、複数の電気的コンタクトの形成が省略されたことを特徴とする(図１２参照)。
他の好適な実施の形態では、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方は複数のソース不純物領域を含み、前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方は複数のドレイン不純物領域を含み、前記ＭＯＳトランジスタの前記ゲート電極は複数のゲート電極を含む。
前記ガードリングの前記内部には、前記複数のソース不純物領域と前記複数のゲート電極と前記複数のドレイン不純物領域とが形成されたことを特徴とする(図１２参照)。
更に他の好適な実施の形態では、前記ＭＯＳトランジスタの前記複数のドレイン不純物領域としての前記複数の第１不純物領域の複数の前記長方形の平面構造の複数の短辺には、複数のウィークスポットが形成される。
前記複数の前記長方形の平面構造の前記複数の短辺に形成される前記複数のウィークスポットと対向する前記ガードリングの複数の第２部分では、複数の電気的コンタクトの形成が省略されたことを特徴とする(図１２参照)。
より好適な実施の形態では、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記短辺と対向する前記ガードリングの第３部分でも、複数の電気的コンタクトの形成が省略されたことを特徴とする(図１６、図１７参照)
他のより好適な実施の形態では、前記第２不純物領域によって形成された前記ガードリングの周辺には、前記第２導電型の第３不純物領域(Ｎ)によって形成された他のガードリング(Ｇｒｄ＿Ｒｎｇ)が形成される。
前記第１導電型の前記半導体領域(Ｐ−Ｗｅｌｌ)の周辺で前記他のガードリングの直下には、前記第２導電型の他の半導体領域(Ｎ−Ｗｅｌｌ)が形成される。
前記第２導電型の前記他の半導体領域には、前記他のガードリングを介して、所定の電圧が供給可能とされたことを特徴とする(図１７参照)。
更に他のより好適な実施の形態では、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の前記平面構造の表面と前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の前記平面構造の表面とには、それぞれ高融点金属とシリコンの合金であるシリサイドが形成される。
前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットでは、前記シリサイドのシリサイドブロックが実質的に形成されていないか前記シリサイドのシリサイドブロックの幅が他の部分よりも小さく設定されたことを特徴とする(図２０参照)。
別のより好適な実施の形態では、前記第２導電型の前記第１不純物領域(Ｎ)は前記保護素子としてのダイオード(Ｄ３)のカソードとアノードの一方として機能する一方、前記第１導電型の前記半導体領域(Ｐ−Ｗｅｌｌ)と前記第１導電型の前記第２不純物領域(Ｐ)により形成されたガードリング(Ｇｒｄ＿Ｒｎｇ)とは前記保護素子としての前記ダイオードの前記カソードと前記アノードの他方として機能するものである。
前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記第２導電型の前記第１不純物領域(Ｎ)の前記長方形の平面構造の前記短辺には、前記ウィークスポット(Ｗｋ＿ＳＰ)が形成される。
前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記第２導電型の前記第１不純物領域の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの第２部分では、複数の電気的コンタクトの形成が省略されたことを特徴とする(図２３、図２７、図２９、図３１参照)。
更に別のより好適な実施の形態では、前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記第２導電型の前記第１不純物領域は、複数の第１不純物領域(Ｋ……Ｋ)を含む。
前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記複数の第１不純物領域の前記長方形の平面構造の前記短辺には、前記ウィークスポットが形成される。
前記ガードリングの内部には、前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記複数の第１不純物領域が形成される。
前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記複数の第１不純物領域の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第２部分では、複数の電気的コンタクトの形成が省略されたことを特徴とする(図２３参照)。
具体的な実施の形態では、前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記第２導電型の前記第１不純物領域の表面には、高融点金属とシリコンの合金であるシリサイドが形成される。
前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記第１不純物領域の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットでは、前記シリサイドのシリサイドブロックが実質的に形成されていないか前記シリサイドのシリサイドブロックの幅が他の部分よりも小さく設定されたことを特徴とする(図２７、図２９、図３１参照)。
他の具体的な実施の形態では、前記第２導電型の前記第１不純物領域は、前記短辺の方向に繰り返して形成された複数の第１不純物領域を含む。
前記複数の第１不純物領域の間には、ＭＯＳトランジスタのゲート電極(Ｇ)が前記長辺の方向に沿って形成される。
前記複数の第１不純物領域の一方と他方とは、前記ＭＯＳトランジスタのソース(Ｓ)とドレイン(Ｄ)としてそれぞれ機能するものである。
前記第２不純物領域により形成された前記ガードリングおよび前記ＭＯＳトランジスタの基板として機能する前記第１導電型の前記半導体領域と、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と、前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方とは、それぞれ相違した駆動電圧(ＶＰ−Ｗｅｌｌ、ＶＳ、ＶＤ)によって駆動可能とされる。
前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記短辺と前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の平面構造の前記短辺には、前記ウィークスポットが形成される。
前記ガードリングの内部には、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と前記ＭＯＳトランジスタの前記ゲート電極と前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方とが形成される。
前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記長辺と対向する前記ガードリングの前記第１部分では、前記長辺の方向に沿って配列された前記複数の電気的コンタクトが形成される。
前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第２部分では、複数の電気的コンタクトの形成が省略される。
前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第２部分では、複数の電気的コンタクトの形成が省略されたことを特徴とする(図３４参照)。
より具体的な実施の形態では、前記ガードリングおよび前記基板と、前記ソースと、前記ドレインとが、前記それぞれ相違した駆動電圧によって駆動可能な前記ＭＯＳトランジスタは、前記半導体集積回路(１)の外部に配置される外部容量を使用したスイッチ回路に使用されるスイッチであることを特徴とする(図３４参照)。
他のより具体的な実施の形態では、前記半導体集積回路(１)は、外部出力端子(１０)と、当該外部出力端子を駆動する出力バッファ(１４)とを更に具備する。
前記静電保護回路(１３、１５、１６)は、前記半導体集積回路(１)の外部から供給されるサージ電圧により前記出力バッファが破壊されることを防止することを特徴とする(図１参照)。
最も具体的な実施の形態では、前記半導体集積回路(１)は、外部入力端子(１０)と、当該外部入力端子に接続された入力バッファ(１８)とを更に具備する。
前記静電保護回路(１３、１５、１６)は、前記半導体集積回路(１)の外部から供給されるサージ電圧により前記入力バッファが破壊されることを防止することを特徴とする(図３６参照)。
〔２〕本発明の別の観点の代表的な実施の形態は、静電保護回路(１３、１５、１６)を具備する半導体集積回路(１)である(図１参照)。
前記半導体集積回路は、前記静電保護回路の保護素子(Ｍｎ２)を形成するために、第１導電型の半導体領域(Ｐ−Ｗｅｌｌ)と、前記第１導電型と反対導電型である第２導電型の第１不純物領域(Ｎ)と、前記第１導電型の第２不純物領域(Ｐ)により形成されたガードリング(Ｇｒｄ＿Ｒｎｇ)とを具備する(図１１参照)。
前記第１不純物領域(Ｎ)は、少なくとも長辺と短辺とを有する長方形の平面構造として前記半導体領域の内部に形成される。
前記第２不純物領域により形成された前記ガードリングは、前記第１不純物領域の周辺を取り囲むようにリング型平面形状で前記半導体領域の内部に形成される。
前記長方形の平面構造の前記長辺と対向する前記ガードリングの第１部分では、前記長辺の方向に沿って配列された複数の電気的コンタクトが形成される。
前記長方形の平面構造の前記短辺と対向する前記ガードリングの第２部分では、複数の電気的コンタクトの形成が省略されたことを特徴とする(図１２参照)。
前記実施の形態によれば、静電保護回路を構成する保護素子と保護素子の周辺に形成されるガードリング領域との間のウィークスポットが破壊される危険性を軽減することができる。
好適な実施の形態では、前記第２導電型の前記第１不純物領域は、前記短辺の方向に繰り返して形成された複数の第１不純物領域を含む。
前記複数の第１不純物領域の間には、ＭＯＳトランジスタのゲート電極(Ｇ)が前記長辺の方向に沿って形成される。
前記複数の第１不純物領域の一方と他方とは、前記ＭＯＳトランジスタのソース(Ｓ)とドレイン(Ｄ)としてそれぞれ機能するものである。
前記ＭＯＳトランジスタの基板として機能する前記第１導電型の前記半導体領域は、前記ガードリングを介して前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と電気的に接続される。
前記ガードリングの内部には、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と前記ＭＯＳトランジスタの前記ゲート電極と前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方とが形成される。
前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記長辺と対向する前記ガードリングの前記第１部分では、前記長辺の方向に沿って配列された前記複数の電気的コンタクトが形成される。
前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の平面構造の前記短辺と対向する前記ガードリングの前記第２部分では、複数の電気的コンタクトの形成が省略されたことを特徴とする(図１２参照)。
他の好適な実施の形態では、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方は複数のソース不純物領域を含み、前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方は複数のドレイン不純物領域を含み、前記ＭＯＳトランジスタの前記ゲート電極は複数のゲート電極を含む。
前記ガードリングの前記内部には、前記複数のソース不純物領域と前記複数のゲート電極と前記複数のドレイン不純物領域とが形成されたことを特徴とする(図１２参照)。
更に他の好適な実施の形態では、前記ＭＯＳトランジスタの前記複数のドレイン不純物領域としての前記複数の第１不純物領域の複数の前記長方形の平面構造の複数の短辺と対向する前記ガードリングの複数の第２部分では、複数の電気的コンタクトの形成が省略されたことを特徴とする(図１２参照)。
より好適な実施の形態では、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記短辺と対向する前記ガードリングの第３部分でも、複数の電気的コンタクトの形成が省略されたことを特徴とする(図１６、図１７参照)
他のより好適な実施の形態では、前記第２不純物領域によって形成された前記ガードリングの周辺には、前記第２導電型の第３不純物領域(Ｎ)によって形成された他のガードリング(Ｇｒｄ＿Ｒｎｇ)が形成される。
前記第１導電型の前記半導体領域(Ｐ−Ｗｅｌｌ)の周辺で前記他のガードリングの直下には、前記第２導電型の他の半導体領(Ｎ−Ｗｅｌｌ)が形成される。
前記第２導電型の前記他の半導体領域には、前記他のガードリングを介して、所定の電圧が供給可能とされたことを特徴とする(図１７参照)。
〔３〕本発明の他の観点の代表的な実施の形態による半導体集積回路(１)は、前記半導体集積回路の外部から電源電圧(Ｖｄｄ)と接地電位(Ｖｓｓ)とがそれぞれ供給される外部電源端子(１１)と外部接地端子(１２)とを更に具備する。
前記静電保護回路は、前記外部電源端子と前記外部接地端子との間に接続された電源間クランプ回路(１５)を含むものである。
前記電源間クランプ回路の前記保護素子としての前記ＭＯＳトランジスタの前記ドレインと前記ソースとの間の電流経路は前記外部電源端子と前記外部接地端子との間に接続されたことを特徴とするものである(図１２参照)。
好適な実施の形態による半導体集積回路(１)は、前記電源間クランプ回路の前記保護素子としての前記ＭＯＳトランジスタが電源間クランプ動作を開始するターンオン電圧よりも高い降伏破壊電圧を有するデカップリング容量(Ｃｄ)を更に具備する。
前記デカップリング容量は、前記外部電源端子と前記外部接地端子との間に接続されたことを特徴とするものである(図３８参照)。
他の好適な実施の形態では、前記デカップリング容量は、前記電源間クランプ回路の前記保護素子としての前記ＭＯＳトランジスタと前記半導体集積回路の半導体製造プロセスによって同時形成されるＭＯＳ容量であることを特徴とするものである(図３８参照)。
より好適な実施の形態による半導体集積回路(１)は、互いに対向する第１と第２の長辺と互いに対向する第１と第２の短辺とを有する長方形の半導体チップによって形成される。
前記長方形の前記半導体チップの前記第１と第２の長辺と前記第１と第２の短辺に沿って、幹線電源配線(Ｍａｉｎ＿Ｖｄｄ)と幹線接地配線(Ｍａｉｎ＿Ｖｓｓ)とがそれぞれ周回配線形状で形成されたものである。
前記半導体チップの前記第１の長辺には、前記半導体集積回路の外部から表示情報データが供給される複数の信号端子(１０)と、前記電源電圧が供給される前記外部電源端子(１１)と、前記接地電位が供給される前記外部接地端子(１２)とが形成される。
前記半導体チップの前記第２の長辺には、前記半導体集積回路の外部の表示デバイスを駆動するための複数の出力信号を生成する複数の出力端子(ＯＵＴ１、ＯＵＴ２…ＯＵＴｎ)が形成される。
前記長方形の半導体チップの内部で、前記第２の長辺から離間するとともに前記第１の長辺に近接して前記第１の長辺と実質的に平行な配置禁止領域(Ｃｄ＿Ｐｒｏｈ)が設定される。
前記配置禁止領域の内部または近傍において、前記幹線電源配線と前記外部電源端子とが接続され、前記幹線接地配線と前記外部接地端子とが接続されたものである。
前記配置禁止領域の前記内部では、前記デカップリング容量(Ｃｄ)の配置が禁止されたことを特徴とするものである(図３９参照)。
具体的な実施の形態では、前記長方形の半導体チップの前記内部で、前記配置禁止領域以外の領域が配置許可領域に設定される。
前記配置許可領域の内部には、前記デカップリング容量(Ｃｄ)が配置されたものである。
前記配置許可領域の前記内部に配置された前記デカップリング容量は、前記電源間クランプ回路を介して前記外部電源端子および前記外部接地端子と接続されたことを特徴とするものである(図３９参照)。
より具体的な実施の形態による半導体集積回路は、支線電源配線(Ｓｕｂ＿Ｖｄｄ)と支線接地配線(Ｓｕｂ＿Ｖｓｓ)とを更に具備する。
前記支線電源配線と前記支線接地配線は、前記配置許可領域の前記内部に配置された内部回路(１４、１８)に動作電圧を供給するものである。
前記支線電源配線の一端と前記支線接地配線の一端とはそれぞれ前記幹線電源配線と前記幹線接地配線に接続される一方、前記支線電源配線の他端と前記支線接地配線の他端とはそれぞれ前記幹線電源配線と前記幹線接地配線に非接続とされたものである。
前記支線電源配線の前記他端と前記支線接地配線の前記他端との間には、少なくとも前記電源間クランプ回路が接続されたことを特徴とするものである(図３９参照)。
他のより具体的な実施の形態では、前記支線電源配線の前記他端と前記支線接地配線の前記他端との間には、前記電源間クランプ回路と並列に、前記デカップリング容量が接続されたことを特徴とするものである(図３９参照)。
更に他のより具体的な実施の形態では、前記電源間クランプ回路は、前記外部電源端子と前記外部接地端子との間に直列接続された時定数形成抵抗(Ｒｓ)と時定数形成容量(Ｃｓ)を有する時定数回路(ＴＣＣ)を含む。
前記時定数回路の出力信号は、前記電源間クランプ回路の前記保護素子としての前記ＭＯＳトランジスタの前記ゲート電極を駆動することを特徴とするものである(図３７参照)。
最も具体的な実施の形態では、前記電源間クランプ回路は、前記時定数回路の出力端子と前記保護素子としての前記ＭＯＳトランジスタの前記ゲート電極とに入力端子と出力端子とがそれぞれ接続されたＣＭＯＳインバータ(Ｉｎｖ)を更に含んだことを特徴とするものである(図３７参照)。
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
［実施の形態１］
《半導体集積回路の構成》
図１は、本発明の実施の形態１による静電保護回路(ＥＳＤ保護回路)を具備する半導体集積回路の構成を示す図である。
図１に示す半導体集積回路１は、出力端子１０と静電保護回路１３と出力バッファ１４と電源間クランプ回路１５と電源保護回路１６と電源端子１１と接地端子１２とを含んでいる。尚、抵抗ｒ１、ｒ２、ｒ３、ｒ４は、配線抵抗である。
《出力バッファ》
出力バッファ１４は電源端子１１と接地端子１２の間に直列接続されたＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１を含み、ＰチャンネルＭＯＳトランジスタＭｐ１のドレインとＮチャンネルＭＯＳトランジスタＭｎ１のドレインの駆動出力信号は静電保護回路１３を介して出力端子１０に供給される。
《静電保護回路》
静電保護回路１３は、静電破壊の原因となるサージ電圧が出力端子１０に印加された際に出力バッファ１４のＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１が破壊されることを防止するためのものである。静電保護回路１３は第１ダイオードＤ１と第２ダイオードＤ２と抵抗Ｒ１とを含み、第１ダイオードＤ１のアノードと第２ダイオードＤ２のカソードは出力端子１０に接続され、第１ダイオードＤ１のカソードは電源端子１１に接続され、第２ダイオードＤ２のアノードは接地端子１２に接続されている。更に、第１ダイオードＤ１のアノードと第２ダイオードＤ２のカソードは、抵抗Ｒ１を介して出力バッファ１４のＰチャンネルＭＯＳトランジスタＭｐ１のドレインとＮチャンネルＭＯＳトランジスタＭｎ１のドレインとに接続されている。
《電源間クランプ回路》
電源間クランプ回路１５はＮチャンネルＭＯＳトランジスタＭｎ２と抵抗Ｒ２とダイオードＤ４とを含み、ＮチャンネルＭＯＳトランジスタＭｎ２のドレインとソースとは電源端子１１と接地端子１２とにそれぞれ接続され、ＮチャンネルＭＯＳトランジスタＭｎ２のゲートとソースとの間には抵抗Ｒ２とダイオードＤ４とが並列接続される。
《電源保護回路》
電源保護回路１６は第３ダイオードＤ３を含み、第３ダイオードＤ３のカソードとアノードとは電源端子１１と接地端子１２にそれぞれ接続されている。図１に示した半導体集積回路１の接地端子１２に接地電位Ｖｓｓが供給された状態で、電源端子１１に負電圧サージパルス電圧が印加されると、第３ダイオードＤ３が順方向となってサージ放電電流が流れることにより負電圧サージパルス電圧のエネルギーが消費されて、出力バッファ１４のＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１とが破壊されることを防止することが可能となる。
《電源間クランプ回路の半導体デバイス》
図１２は、本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。
図１１(Ａ)の等価回路と同様に、図１２(Ａ)の等価回路に示したように、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２のドレインＤとソースＳとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続され、ゲートＧとＰ型ウェル領域Ｐ−Ｗｅｌｌとは接地端子１２の低電圧端子ＶＬに接続される。
図１１(Ｂ)の平面構造と同様に、図１２(Ｂ)の平面構造に示したように、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２のゲートＧは複数のフィンガー電極により形成され、各ゲートフィンガー電極の左右にはドレインＤを形成するＮ型不純物領域とソースＳを形成するＮ型不純物領域とが形成される。複数のフィンガー電極Ｇと複数のドレインＮ型不純物領域Ｄと複数のソースＮ型不純物領域Ｓの周辺には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成される。絶縁分離層Ｉｓｏのリング型平面形状の周囲には、ガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域がリング型平面形状で形成される。更にガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域の周囲には、絶縁分離層Ｉｓｏがリング型平面形状で形成されている。また、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域は、Ｐ型ウェル領域Ｐ−Ｗｅｌｌを給電する目的と、ガードリングＧｒｄ＿Ｒｎｇの内部に形成されたＮチャンネルＭＯＳトランジスタＭｎ２からの雑音の図１に示した半導体集積回路１の内部回路への伝達量を低減する目的と、図１に示した半導体集積回路１の内部回路からの雑音によってガードリングＧｒｄ＿Ｒｎｇの内部に形成されたＮチャンネルＭＯＳトランジスタＭｎ２がラッチアップ破壊される危険性を低減する目的から、形成されたものである。
図１１(Ｂ)の平面構造と同様に、図１２(Ｂ)の平面構造に示したように、縦長の長方形に形成されたドレインＮ型不純物領域ＤとソースＮ型不純物領域Ｓには縦長に配列された複数のコンタクトが形成されている。また図１２(Ｂ)の平面構造の右辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と左辺ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域には、縦長に配列された複数のコンタクトが形成されている。更に図１２(Ｂ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域には、横長に配列された複数のコンタクトが形成されている。
しかし、図１１(Ｂ)の平面構造と異なり、図１２(Ｂ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域では、縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように省略される。従って、破線Ｄｅｌに示した複数のコンタクトの省略によって、縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐの部分での直列抵抗が増加するので、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。
図１２(Ｃ)の平面構造は、やはり本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスの平面構造を説明する図である。
図１２(Ｃ)の平面構造が図１２(Ｂ)に示した平面構造と相違するのは、縦長の長方形に形成されたドレインＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐの部分におけるドレインＮ型不純物領域とガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域との間の距離ｂ´が図１２(Ｂ)の場合の距離ｂより小さく設定されていることである。
その結果、図１２(Ｃ)の平面構造によれば図１１(Ｂ)の平面構造と同様なＥＳＤ耐久量を維持する一方、図１１(Ｂ)の平面構造の場合よりも電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２の素子面積を低減することが可能となる。
図１３は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源間クランプ回路１５を構成するＰチャンネルＭＯＳトランジスタＭｐ２の半導体デバイスを説明する図である。
図１３(Ａ)の等価回路に示すように、電源間クランプ回路１５を構成するＰチャンネルＭＯＳトランジスタＭｐ２のドレインＤとソースＳとは接地端子１２の低電圧端子ＶＬと電源端子１１の高電圧端子ＶＨにそれぞれ接続され、ゲートＧとＮ型ウェル領域Ｎ−Ｗｅｌｌとは電源端子１１の高電圧端子ＶＨに接続されている。
図１３(Ｂ)の平面構造に示すように、電源間クランプ回路１５を構成するＰチャンネルＭＯＳトランジスタＭｐ２のゲートＧは複数のフィンガー電極によって形成され、各ゲートフィンガー電極の左右にはドレインＤを形成するＰ型不純物領域とソースＳを形成するＰ型不純物領域とが形成されている。複数のフィンガー電極Ｇと複数のドレインＰ型不純物領域Ｄと複数のソースＰ型不純物領域Ｓの周辺には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成されている。絶縁分離層Ｉｓｏのリング型平面形状の周囲には、ガードリングＧｒｄ＿Ｒｎｇとして機能するＮ型不純物領域がリング型平面形状で形成されている。更にガードリングＧｒｄ＿Ｒｎｇとして機能するＮ型不純物領域の周囲には、絶縁分離層Ｉｓｏがリング型平面形状で形成されている。
図１３(Ｂ)の平面構造の切断線Ｘ−Ｘ´に沿う断面構造である図１３(Ｃ)に示したように、複数のドレインＰ型不純物領域には接地端子１２の低電圧端子ＶＬが供給され、ガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域と複数のソースＰ型不純物領域と複数のゲート・フィンガー電極とＮ型ウェル領域Ｎ−Ｗｅｌｌに電源端子１１の高電圧端子ＶＨが供給される。
図１３(Ｂ)の平面構造の切断線Ｙ−Ｙ´に沿う断面構造である図１３(Ｄ)に示したように、ドレインＰ型不純物領域は複数のコンタクトを介して電源端子１１の低電圧端子ＶＬの電極に接続され、ガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域は複数のコンタクトを介して接地端子１２の高電圧端子ＶＨの電極に接続される。
図１３(Ｂ)の平面構造に示したように、切断線Ｙ−Ｙ´に沿って縦長の長方形に形成されたドレインＰ型不純物領域ＤとソースＰ型不純物領域Ｓには縦長に配列された複数のコンタクトが形成されている。また図１３(Ｂ)の平面構造の右辺のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域と左辺ガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域には、縦長に配列された複数のコンタクトが形成されている。更に図１３(Ｂ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域には、切断線Ｘ−Ｘ´に沿って横長に配列された複数のコンタクトが形成されている。
図１３に示した電源間クランプ回路１５のＰチャンネルＭＯＳトランジスタＭｐ２の接地端子１２の低電圧端子ＶＬに接地電位Ｖｓｓが供給された状態で、正電圧サージパルス電圧Ｐ＿Ｐｌｓが電源端子１１の高電圧端子ＶＨに印加される場合を想定する。最初に、図１３(Ｄ)の断面構造から理解されるように、ドレインＰ型不純物領域とＮ型ウェル領域Ｎ−Ｗｅｌｌの間の寄生ダイオードが降伏するので、ドレインＰ型不純物領域にＮ型ウェル領域Ｎ−Ｗｅｌｌから最初のサージ放電電流が流れる。従って、この最初のサージ放電電流がＮ型ウェル領域Ｎ−Ｗｅｌｌの高抵抗に流れることにより、Ｎ型ウェル領域Ｎ−Ｗｅｌｌの電圧が低下する。その結果、図１３(Ｃ)の断面構造から理解されるように、寄生バイポーラトランジスタＴｒｓがオン状態となり、電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬの間に低インピーダンスで寄生バイポーラトランジスタＴｒｓによる大きなサージ放電電流が流れるものとなる。尚、寄生バイポーラトランジスタＴｒｓは、ドレインＰ型不純物領域とＮ型ウェル領域Ｎ−ＷｅｌｌとソースＰ型不純物領域とを、それぞれコレクタとベースとエミッタとして形成されるものである。
しかし、本発明に先立った本発明者による検討によって、ドレインＰ型不純物領域とＮ型ウェル領域Ｎ−Ｗｅｌｌの間の寄生ダイオードが最初に降伏する際に、図１３(Ｂ)の平面構造と図１３(Ｄ)の断面構造とに示したウィークスポットＷｋ＿Ｓｐの部分でＰＮ接合の最初のサージ放電電流の電流密度がそれ以外の部分のＰＮ接合よりも高くなり、ウィークスポットＷｋ＿Ｓｐの部分が破壊される危険性が高いことが明らかとされた。
図１３(Ｂ)の平面構造では、切断線Ｙ−Ｙ´に沿い縦長の長方形に形成されたドレインＰ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐの部分ではドレインＰ型不純物領域とガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域との間の距離ｂが小さいものである。それに対して、図１３(Ｂ)の平面構造の切断線Ｘ−Ｘ´に沿う断面構造である図１３(Ｃ)から理解されるように、縦長の長方形に形成されたドレインＰ型不純物領域Ｄの長辺部分とガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域の間の距離は、ゲートＧのフィンガー電極の幅とソースＮ型不純物領域の幅と内側絶縁分離層Ｉｓｏの幅ａの合計の大きなものとなるものである。その結果、距離ｂが小さい縦長の長方形の短辺部分のウィークスポットＷｋ＿Ｓｐの部分では、それ以外の部分と比較して直列抵抗が小さくなって、最初のサージ放電電流の電流密度が高くなり、ウィークスポットＷｋ＿Ｓｐの部分が破壊されるものである。
図１４は、本発明の実施の形態１による電源間クランプ回路１５を構成するＰチャンネルＭＯＳトランジスタＭｐ２の半導体デバイスを説明する図である。
図１４(Ａ)の等価回路に示したように、電源間クランプ回路１５を構成するＰチャンネルＭＯＳトランジスタＭｐ２のソースＳとドレインＤとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続され、ゲートＧとＮ型ウェル領域Ｎ−Ｗｅｌｌとは電源端子１１の高電圧端子ＶＨに接続されている。
図１２(Ｂ)の平面構造と同様に、図１４(Ｂ)の平面構造に示したように、電源間クランプ回路１５を構成するＰチャンネルＭＯＳトランジスタＭｐ２のゲートＧは複数のフィンガー電極により形成され、各ゲートフィンガー電極の左右にはドレインＤを形成するＰ型不純物領域とソースＳを形成するＰ型不純物領域とが形成される。複数のフィンガー電極Ｇと複数のドレインＰ型不純物領域Ｄと複数のソースＰ型不純物領域Ｓの周辺には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成される。絶縁分離層Ｉｓｏのリング型平面形状の周囲には、ガードリングＧｒｄ＿Ｒｎｇとして機能するＮ型不純物領域がリング型平面形状で形成される。更にガードリングＧｒｄ＿Ｒｎｇとして機能するＮ型不純物領域の周囲には、絶縁分離層Ｉｓｏがリング型平面形状で形成されている。
図１２(Ｂ)の平面構造と同様に、図１４(Ｂ)の平面構造に示したように、縦長の長方形に形成されたドレインＰ型不純物領域ＤとソースＰ型不純物領域Ｓには縦長に配列された複数のコンタクトが形成されている。また図１４(Ｂ)の平面構造の右辺のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域と左辺ガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域には、縦長に配列された複数のコンタクトが形成されている。更に図１４(Ｂ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域には、横長に配列された複数のコンタクトが形成されている。
更に、図１２(Ｂ)の平面構造と同様に、図１４(Ｂ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域では、縦長の長方形に形成されたＰ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように省略される。従って、破線Ｄｅｌに示した複数のコンタクトの省略によって、縦長の長方形に形成されたＰ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐの部分での直列抵抗が増加するので、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。
図１４(Ｃ)の平面構造は、やはり本発明の実施の形態１による電源間クランプ回路１５を構成するＰチャンネルＭＯＳトランジスタＭｐ２の半導体デバイスの平面構造を説明する図である。
図１４(Ｃ)の平面構造が図１４(Ｂ)に示した平面構造と相違するのは、縦長の長方形に形成されたドレインＰ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐの部分におけるドレインＰ型不純物領域とガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域との間の距離ｂ´が図１４(Ｂ)の場合の距離ｂより小さく設定されていることである。
その結果、図１４(Ｃ)の平面構造によれば図１１(Ｂ)の平面構造と同様なＥＳＤ耐久量を維持する一方、図１１(Ｂ)の平面構造の場合よりも電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２の素子面積を低減することが可能となる。
図１５は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスと本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。
図１２(Ａ)の等価回路と同様に図１５(Ａ)の等価回路に示したように、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２のドレインＤとソースＳとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続され、ゲートＧとＰ型ウェル領域Ｐ−Ｗｅｌｌとは接地端子１２の低電圧端子ＶＬに接続される。
図１５(Ｂ)の平面構造は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを示す図である。
図１１(Ｂ)の平面構造と比較すると、図１５(Ｂ)の平面構造では、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２のゲートＧを形成するフィンガー電極の本数が４本から２本に減少されているが、基本的な半導体デバイスの構造は同一である。
図１５(Ｂ)の平面構造においても、図１１(Ｂ)の平面構造と同様に、縦長の長方形に形成されたドレインＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐの部分ではドレインＮ型不純物領域とガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域との間の距離が小さいものであり、直列抵抗が小さくなって最初のサージ放電電流の電流密度が高くなり、破壊されるものである。
図１５(Ｃ)の平面構造は、本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。
図１５(Ｃ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とでは、縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように省略される。従って、破線Ｄｅｌに示した複数のコンタクトの省略によって、縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐの部分での直列抵抗が増加するので、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。このことより、コンタクトが省略された側のガードリングＧｒｄ＿Ｒｎｇの幅や、それに対向する縦長の長方形に形成されたＮ型不純物領域との間隔についてＥＳＤの耐量特性バランスを考慮して縮小することが可能となる。
更に図１５(Ｃ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とでは、縦長の長方形に形成されたソースＳとして機能するＮ型不純物領域Ｓと対向する部分の複数のコンタクトも破線Ｄｅｌに示したように省略される。これは、フィンガー電極の本数の４本から２本への減少によりＮチャンネルＭＯＳトランジスタＭｎ２のセル幅が減少したためＥＳＤ耐久量も減少したので、ウィークスポットＷｋ＿Ｓｐの部分での直列抵抗を増加するためになされたものである。
図１６は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスと本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。
図１２(Ａ)の等価回路と同様に図１６(Ａ)の等価回路に示したように、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２のドレインＤとソースＳとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続され、ゲートＧとＰ型ウェル領域Ｐ−Ｗｅｌｌとは接地端子１２の低電圧端子ＶＬに接続される。
図１６(Ｂ)の平面構造は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを示す図である。
図１５(Ｂ)の平面構造と比較すると、図１６(Ｂ)の平面構造では、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２のゲートＧを形成するフィンガー電極の本数が２本から１本に減少されているが、基本的な半導体デバイスの構造は同一である。
図１６(Ｂ)の平面構造においても、図１５(Ｂ)の平面構造と同様に、縦長の長方形に形成されたドレインＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐの部分ではドレインＮ型不純物領域とガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域との間の距離が小さいものであり、直列抵抗が小さくなって最初のサージ放電電流の電流密度が高くなり、破壊されるものである。
図１６(Ｃ)の平面構造は、本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。
図１６(Ｃ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とでは、縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように省略される。従って、破線Ｄｅｌに示した複数のコンタクトの省略によって、縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐの部分での直列抵抗が増加するので、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。このことより、コンタクトが省略された側のガードリングＧｒｄ＿Ｒｎｇの幅や、それに対向する縦長の長方形に形成されたＮ型不純物領域との間隔についてＥＳＤの耐量特性バランスを考慮して縮小することが可能となる。
更に図１６(Ｃ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とでは、縦長の長方形に形成されたソースＳとして機能するＮ型不純物領域Ｓと対向する部分の複数のコンタクトも破線Ｄｅｌに示したように省略される。これは、フィンガー電極の本数の２本から１本への減少によりＮチャンネルＭＯＳトランジスタＭｎ２のセル幅が減少したためＥＳＤ耐久量も減少したので、ウィークスポットＷｋ＿Ｓｐの部分での直列抵抗を増加するためになされたものである。
図１７は、本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。
図１６(Ａ)の等価回路と同様に図１７(Ａ)の等価回路に示したように、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２のドレインＤとソースＳとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続され、ゲートＧとＰ型ウェル領域Ｐ−Ｗｅｌｌとは接地端子１２の低電圧端子ＶＬに接続される。
図１６(Ｂ)の平面構造と比較すると、図１７(Ｂ)の平面面構造と図１７(Ｃ)の断面構造とに示すように内部のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域の周辺には斜線の網掛けで示した内部の絶縁分離層Ｉｓｏがリング型平面形状で形成され、内部の絶縁分離層Ｉｓｏの周辺には外部のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域がリング型平面形状で形成されている。図１７(Ｂ)の平面面構造と図１７(Ｃ)の断面構造とに示すように、外部のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域とＮ型ウェル領域Ｎ−Ｗｅｌｌとは、適切な高電圧が供給可能な電圧供給電極Ｎｓｕｂに接続されている。
従って、図１７に示す本発明の実施の形態１による電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスによれば、内部のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と内部のＰ型ウェル領域Ｐ−Ｗｅｌｌへの接地端子１２の低電圧端子ＶＬの給電と、外部のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域と外部のＮ型ウェル領域Ｎ−Ｗｅｌｌへの適切な高電圧の給電とによって、リングの外部からの雑音によってリングの内部に形成された電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２がラッチアップ破壊される危険性を低減することが可能となる。すなわち、図１６(Ｃ)に示した平面構造と図１７(Ｂ)に示した平面構造においては、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とでは、破線Ｄｅｌに示すように複数のコンタクトが完全に省略されていたので、この省略部分での雑音の伝達の危険性がある。しかし、図１７に示した本発明の実施の形態１による２重ガードリング構造によって、この問題の解消が可能となるものである。
また、ＰチャンネルＭＯＳトランジスタＭｐ２においてラッチアップ耐性やノイズ耐性等を向上させるために２重ガードリング構造で構成する場合は、図１８に示すように内部のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域の周辺には斜線の網掛けで示した内部の絶縁分離層Ｉｓｏがリング型平面形状で形成され、内部の絶縁分離層Ｉｓｏの周辺には外部のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域がリング型平面形状で形成されている。図１８(Ｂ)の平面面構造と図１８(Ｃ)の断面構造とに示すように、外部のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とＰ型ウェル領域Ｐ−Ｗｅｌｌとは、適切な高電圧が供給可能な電圧供給電極Ｐｓｕｂに接続される。
図１９は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。
図１１(Ａ)の等価回路と同様に、図１９(Ａ)の等価回路に示したように、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２のドレインＤとソースＳとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続され、ゲートＧとＰ型ウェル領域Ｐ−Ｗｅｌｌとは接地端子１２の低電圧端子ＶＬに接続される。
図１９に示した本発明の比較参考例としてのＮチャンネルＭＯＳトランジスタＭｎ２が図１１に示した本発明に先立って本発明者によって検討されたＮチャンネルＭＯＳトランジスタＭｎ２と相違するのは、下記の点である。
すなわち、図１９(Ｂ)の平面構造と図１９(Ｃ)の断面構造と図１９(Ｄ)の断面構造とに示すように、複数のドレインＮ型不純物領域Ｄの表面と複数のソースＮ型不純物領域Ｓの表面とガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域の表面とに、コバルトシリサイドＣｏＳｉが形成されている。半導体集積回路の半導体製造プロセスの微細化によって、ＭＯＳトランジスタの素子サイズが縮小され、ソース領域やドレイン領域やゲート電極の寄生抵抗が増大して、ＭＯＳトランジスタの動作速度が遅くなると言う問題を解消するために、高融点金属のコバルトＣｏとシリコンＳｉとの低抵抗合金であるコバルトシリサイドＣｏＳｉが使用される。
しかし、図１９(Ｂ)の平面構造と図１９(Ｃ)の断面構造と図１９(Ｄ)の断面構造とから理解されるように、縦長の長方形に形成されたソースＳとしてのＮ型不純物領域Ｓの中央部分の表面と縦長の長方形に形成されたドレインＤとしてのＮ型不純物領域Ｄの中央部分の表面のみにコバルトシリサイドＣｏＳｉが形成される。従って、周辺の絶縁分離層Ｉｓｏと接触するＮ型不純物領域Ｓの周辺部分の表面とＮ型不純物領域Ｄの周辺部分の表面とには、コバルトシリサイドＣｏＳｉが形成されていない。コバルトシリサイドＣｏＳｉが形成されていない部分は、上記特許文献１に記載されたシリサイドブロックである。すなわち、シリサイドブロックはシリサイドを形成しないことで、寄生抵抗を部分的に増大して、ＥＳＤ耐久量を増大するものである。
しかし、図１９に示した本発明の比較参考例のＮチャンネルＭＯＳトランジスタＭｎ２はシリサイドブロックの使用にもかかわらず、図１１(Ｂ)の平面構造と図１１(Ｄ)の断面構造と全く同様に、図１９(Ｂ)の平面構造と図１９(Ｄ)の断面構造とに示したウィークスポットＷｋ＿Ｓｐの部分でＰＮ接合の最初のサージ放電電流の電流密度がそれ以外の部分のＰＮ接合よりも高くなり、ウィークスポットＷｋ＿Ｓｐの部分が破壊される危険性が高いことが明らかとされた。
この図１９(Ｂ)に示した平面構造でも、ウィークスポットＷｋ＿Ｓｐは、縦長の長方形に形成されたドレインとしてのＮ型不純物領域Ｄの短辺の部分に存在するものである。
図２０は、本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２の半導体デバイスを説明する図である。
図１９(Ａ)の等価回路と同様に、図２０(Ａ)の等価回路に示したように、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２のドレインＤとソースＳとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続され、ゲートＧとＰ型ウェル領域Ｐ−Ｗｅｌｌとは接地端子１２の低電圧端子ＶＬに接続される。
図２０に示した本発明の実施の形態１による電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２が図１９に示した本発明に先立って本発明者によって検討されたＮチャンネルＭＯＳトランジスタＭｎ２と相違するのは、下記の点である。
まず、図２０(Ｂ)の平面構造においては、ウィークスポットＷｋ＿Ｓｐは縦長の長方形に形成されたドレインとしてのＮ型不純物領域Ｄの短辺の部分に存在する。さらに、この短辺の部分では、周辺の絶縁分離層Ｉｓｏと接触するドレインとしてのＮ型不純物領域Ｄの周辺部分の表面にもコバルトシリサイドＣｏＳｉが形成されている。従って、この短辺の部分では直列抵抗の高いシリサイドブロックが形成されていないので、この短辺の部分でのＥＳＤ耐久量は低下する。また、この短辺の部分において、シリサイドブロックの幅が極めて小さく設定された場合にも、ＥＳＤ耐久量は大幅に低下する。
一方、図２０(Ｂ)に示す平面構造から理解されるように、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とでは、縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように完全に省略される。従って、破線Ｄｅｌに示した上辺のガードリングＧｒｄ＿Ｒｎｇと下辺のガードリングＧｒｄ＿Ｒｎｇでの複数のコンタクトの完全な省略によって、縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐの部分での直列抵抗が増加して、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。このことより、コンタクトが省略された側のガードリングＧｒｄ＿Ｒｎｇの幅や、それに対向する縦長の長方形に形成されたＮ型不純物領域との間隔についてＥＳＤの耐量特性バランスを考慮して縮小することが可能となる。
［実施の形態２］
《電源保護回路の半導体デバイス》
図２１は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスを説明する図である。本発明に先立った本発明者による検討によって、図２１(Ｂ)の平面構造と図２１(Ｄ)の断面構造とに示したウィークスポットＷｋ＿Ｓｐの部分でＰＮ接合のサージ放電電流の電流密度がそれ以外の部分のＰＮ接合より高くなり、ウィークスポットＷｋ＿Ｓｐの部分が破壊される危険性が高いことが明らかとされた。
図２３は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスを説明する図である。
図２１(Ａ)の等価回路と同様に、図２３(Ａ)の等価回路では、電源保護回路１６を構成する第３ダイオードＤ３のカソードとアノードとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続される。
図２３に示した本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３が図２１に示した本発明に先立って本発明者により検討された電源保護回路１６を構成する第３ダイオードＤ３と相違するのは、下記の点である。
すなわち、図２３(Ｂ)の平面構造から理解されるように、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とでは、縦長の長方形に形成されたカソードＫを形成するＮ型不純物領域の短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように省略される。従って、破線Ｄｅｌに示した複数のコンタクトの省略によって、縦長の長方形に形成されたカソードＫのＮ型不純物領域の短辺のウィークスポットＷｋ＿Ｓｐの部分での直列抵抗が増加するので、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。
図２３(Ｃ)の平面構造は、やはり本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスの平面構造を説明する図である。
図２３(Ｃ)の平面構造が図２３(Ｂ)に示した平面構造と相違するのは、縦長の長方形に形成されたカソードＫのＮ型不純物領域の短辺のウィークスポットＷｋ＿Ｓｐの部分におけるカソードＫのＮ型不純物領域とガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域との間の距離ｂ´が図２３(Ｂ)の場合の距離ｂより小さく設定されていることである。
その結果、図２３(Ｃ)の平面構造によれば図２１(Ｂ)の平面構造と同様なＥＳＤ耐久量を維持する一方、図２１(Ｂ)の平面構造の場合よりも、電源保護回路１６を構成する第３ダイオードＤ３の素子面積を低減することが可能となる。
図２５は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスを説明する図である。
図２３(Ａ)の等価回路と同様に、図２５(Ａ)の等価回路では、電源保護回路１６を構成する第３ダイオードＤ３のカソードとアノードとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続される。
図２５(Ｂ)は第３ダイオードＤ３の平面構造で、図２５(Ｃ)は図２５(Ｂ)の平面構造の切断線Ｘ−Ｘ´に沿う断面構造で、図２５(Ｄ)は図２５(Ｂ)の平面構造の切断線Ｙ−Ｙ´に沿う断面構造である。図２５(Ｃ)と図２５(Ｄ)の断面構造に示すように、Ｐ型基板Ｐｓｕｂ上に形成されたＰ型ウェル領域Ｐ−Ｗｅｌｌに、第３ダイオードＤ３のカソードとなるＮ型不純物領域が形成されている。第３ダイオードＤ３のカソードとなるＮ型不純物領域の周囲には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成されている。リング型平面形状の周囲には、第３ダイオードＤ３のアノードとなるＰ型不純物領域がリング型平面形状で形成されている。更にリング型平面形状の第３ダイオードＤ３のアノードとなるＰ型不純物領域の周囲には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成されている。
更に、図２５(Ｂ)の平面構造と図２５(Ｃ)の断面構造と図２５(Ｄ)の断面構造に示すように、リングの中央の第３ダイオードＤ３のカソードとなるＮ型不純物領域の表面と、ガードリングＧｒｄ＿Ｒｎｇと第３ダイオードＤ３のアノードとして機能するＰ型不純物領域の表面に、コバルトシリサイドＣｏＳｉが形成されている。
しかし、図２５(Ｂ)の平面構造と図２５(Ｃ)の断面構造と図２５(Ｄ)の断面構造とから理解されるように、リングの中央の第３ダイオードＤ３のカソードとなるＮ型不純物領域の中央部分のみにコバルトシリサイドＣｏＳｉが形成される。一方、周辺の絶縁分離層Ｉｓｏと接触するＮ型不純物領域の周辺部分の表面には、コバルトシリサイドＣｏＳｉが形成されていない。すなわち、シリサイドブロックを使用することで、寄生抵抗を部分的に増大してＥＳＤ耐久量を増大するものである。
しかし、図２５に示した本発明の比較参考例の電源保護回路１６の第３ダイオードＤ３はシリサイドブロックの使用にもかかわらず、図２５(Ｂ)の平面構造と図２５(Ｄ)の断面構造とに示したウィークスポットＷｋ＿Ｓｐの部分でＰＮ接合の最初のサージ放電電流の電流密度がそれ以外の部分のＰＮ接合よりも高くなり、ウィークスポットＷｋ＿Ｓｐの部分が破壊される危険性が高いことが明らかとされた。図２５(Ｂ)の平面構造に示したウィークスポットＷｋ＿Ｓｐは、縦長の長方形に形成された第３ダイオードＤ３のカソードとなるＮ型不純物領域の短辺に存在している。
図２５(Ｂ)の平面構造に示すように、縦長の長方形に形成された第３ダイオードＤ３のカソードとなるＮ型不純物領域の４個の角部分には強い電界が発生するので、平行対向部分の逆方向電流よりも大きな逆方向電流が４個の角部分に流れるものとなる。角部分に流れる大きな逆方向電流の半分と残り半分とがそれぞれ短辺部分と長辺部分とに流れると想定すると、短辺部分の電流増加分が長辺部分の電流増加分よりも大きくなる。その結果、縦長の長方形に形成された第３ダイオードＤ３のカソードとなるＮ型不純物領域の短辺部分がウィークスポットＷｋ＿Ｓｐとなってサージ放電電流の電流密度が高くなり、破壊されるものである。
図２７は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスを説明する図である。
図２５(Ａ)の等価回路と同様に、図２７(Ａ)の等価回路では、電源保護回路１６を構成する第３ダイオードＤ３のカソードとアノードとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続される。
図２７に示した本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３が図２５に示した本発明に先立って本発明者により検討された電源保護回路１６を構成する第３ダイオードＤ３と相違するのは、下記の点である。
すなわち、図２７(Ｂ)の平面構造から理解されるように、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の上部短辺の表面にはコバルトシリサイドＣｏＳｉが形成される一方、下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の下部短辺の表面にはコバルトシリサイドＣｏＳｉが形成されていない。その結果、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の上部短辺が、ウィークスポットＷｋ＿Ｓｐとなる。従って、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域では、第３ダイオードＤ３のカソードとなるＮ型不純物領域の上部短辺と対向する部分の複数のコンタクトが破線Ｄｅｌに示すように完全に省略される。従って、破線Ｄｅｌに示した上辺のガードリングＧｒｄ＿Ｒｎｇでの複数のコンタクトの完全な省略によって、縦長の長方形に形成されたＮ型不純物領域の上部短辺のウィークスポットＷｋ＿Ｓｐの部分での直列抵抗が増加して、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。
また、この場合はコバルトシリサイド領域ＣｏＳｉのサイズおよびコンタクト数が増えることにより電流能力も向上することが可能である。
更に、図２５に示したコバルトシリサイド領域ＣｏＳｉのサイズを変更せずに、図２７のように上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の上部短辺にコバルトシリサイド領域ＣｏＳｉを近接させ、複数のコンタクトを破線Ｄｅｌに示すように完全に省略されることによりウィークスポットＷｋ＿Ｓｐの破壊耐量を低下させることなく素子のサイズを小さくすることも可能である。
尚、コンタクトが省略された側のガードリングＧｒｄ＿Ｒｎｇの幅や、それに対向するカソード側のＮ型不純物領域との間隔についてＥＳＤの耐量特性バランスを考慮して縮小することも可能となる。
図２９は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスを説明する図である。
図２７(Ａ)の等価回路と同様に、図２９(Ａ)の等価回路では、電源保護回路１６を構成する第３ダイオードＤ３のカソードとアノードとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続される。
図２９に示した本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３が図２５に示した本発明に先立って本発明者により検討された電源保護回路１６を構成する第３ダイオードＤ３と相違するのは、下記の点である。
すなわち、図２９(Ｂ)の平面構造から理解されるように、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の上部短辺には、幅が１番狭く直列抵抗が最小のシリサイドブロックが使用されている。更に、下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の下部短辺には、幅が２番目に狭く直列抵抗が２番目に低いシリサイドブロックが使用されている。従って、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接したＮ型不純物領域の上部短辺が最弱のウィークスポットＷｋ＿Ｓｐとなって、下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接したＮ型不純物領域の下部短辺が２番目に弱いウィークスポットＷｋ＿Ｓｐとなる。従って、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域では最弱のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように完全に省略され、下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域では２番目に弱いウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように１行分だけ省略されている。省略の程度に比例して直列抵抗が増加するので、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。
また、この場合はコバルトシリサイド領域ＣｏＳｉのサイズおよびコンタクト数が増えることにより電流能力も向上することが可能である。
更に、図２５においてコバルトシリサイド領域ＣｏＳｉのサイズを変更せずに、図２９(Ｂ)に示すような上記形状にすることにより、ウィークスポットＷｋ＿Ｓｐの破壊耐量を低下させることなく素子のサイズを小さくすることも可能である。
更に、コンタクトが省略された側のガードリングＧｒｄ＿Ｒｎｇの幅や、それに対向するカソード側のＮ型不純物領域との間隔についてＥＳＤの耐量特性バランスを考慮して縮小することも可能となる。
図３１は、本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３の半導体デバイスを説明する図である。
図２９(Ａ)の等価回路と同様に、図３１(Ａ)の等価回路では、電源保護回路１６を構成する第３ダイオードＤ３のカソードとアノードとは電源端子１１の高電圧端子ＶＨと接地端子１２の低電圧端子ＶＬにそれぞれ接続される。
図３１に示した本発明の実施の形態２による電源保護回路１６を構成する第３ダイオードＤ３が図２５に示した本発明に先立って本発明者により検討された電源保護回路１６を構成する第３ダイオードＤ３と相違するのは、下記の点である。
すなわち、図３１(Ｂ)の平面構造から理解されるように、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の上部短辺の表面にはコバルトシリサイドＣｏＳｉが形成され、下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の下部短辺の表面にもコバルトシリサイドＣｏＳｉが形成されている。その結果、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の上部短辺と、下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の下部短辺との２個所が、ウィークスポットＷｋ＿Ｓｐとなる。従って、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域では、第３ダイオードＤ３のカソードとなるＮ型不純物領域の上部短辺と対向する部分の複数のコンタクトが破線Ｄｅｌに示すように、完全に省略される。同様に、下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域では、第３ダイオードＤ３のカソードとなるＮ型不純物領域の下部短辺と対向する部分の複数のコンタクトが、破線Ｄｅｌに示したように完全に省略される。従って、破線Ｄｅｌに示した上辺と下辺のガードリングＧｒｄ＿Ｒｎｇでの複数のコンタクトの完全な省略によって、縦長の長方形に形成されたＮ型不純物領域の上部短辺と下部短辺とのウィークスポットＷｋ＿Ｓｐの部分での直列抵抗が増加して、上部短辺と下部短辺とのウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。
また、この場合はコバルトシリサイド領域ＣｏＳｉのサイズおよびコンタクト数が増えることにより電流能力も向上することが可能である。
更に、図２５に示したコバルトシリサイド領域ＣｏＳｉのサイズを変更せずに、図３１のように上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の上部短辺にコバルトシリサイド領域ＣｏＳｉを近接させ、下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域に近接した第３ダイオードＤ３のカソードとなるＮ型不純物領域の下部短辺にコバルトシリサイド領域ＣｏＳｉを近接させ、複数のコンタクトを破線Ｄｅｌに示すように完全に省略することによりウィークスポットＷｋ＿Ｓｐの破壊耐量を低下させることなく素子のサイズを小さくすることも可能である。
尚、コンタクトが省略された側のガードリングＧｒｄ＿Ｒｎｇの幅や、それに対向するカソード側のＮ型不純物領域との間隔についてＥＳＤの耐量特性バランスを考慮して縮小することも可能となる。
尚、上述した図２１、図２３、図２５、図２７、図２９、図３１はＰ型ウェル領域Ｐ−Ｗｅｌｌを使用した構造のダイオードにおいて説明をしたが、図２２、図２４、図２６、図２８、図３０、図３２のように、Ｎ型不純物領域とＰ型不純物領域とを反対にしたＮ型ウェル領域Ｎ−Ｗｅｌｌを使用した構造のダイオードにおいても同様である。そして、チップのレイアウトでは、Ｐ型ウェル領域Ｐ−Ｗｅｌｌを使用した構造のダイオードとＮ型ウェル領域Ｎ−Ｗｅｌｌを使用した構造のダイオードを並列に配置したダイオードを構成することも可能である。
［実施の形態３］
《スイッチ回路の半導体デバイス》
図３３は、本発明の比較参考例として本発明に先立って本発明者によって検討されたスイッチ回路１７を構成するＮチャンネルＭＯＳトランジスタＭｎ３の半導体デバイスを説明する図である。
図３３に示すスイッチ回路１７は、例えばＤＣ／ＤＣコンバータを構成するためのチャージポンプ型もしくはスイッチドキャパシタ型スイッチ回路等に使用するスイッチＭＯＳトランジスタ回路である。従って、図３３に示すスイッチ回路１７に含まれるＮチャンネルＭＯＳトランジスタＭｎ３は、半導体集積回路の外部容量にプリチャージ電圧を充電するプリチャージ動作と電源電圧にプリチャージ電圧を重畳して昇圧電圧を生成するブースト動作とを反復することによって、昇圧動作を実行するものである。一方、実際のＤＣ／ＤＣコンバータは、図３３に示すスイッチ回路１７のＮチャンネルＭＯＳトランジスタＭｎ３と１個の外部容量との直列接続を単位回路として、複数の単位回路を直列接続することによって構成される。その際に、図３３(Ａ)の等価回路に示すスイッチ回路１７のＮチャンネルＭＯＳトランジスタＭｎ３のドレインＤとゲートＧとソースＳとＰ型ウェル領域Ｐ−Ｗｅｌｌとは、それぞれ相違する電圧レベルＶＤ、ＶＧ、ＶＳ、ＶＰ−Ｗｅｌｌによって駆動される。
図３３(Ｂ)の平面構造に示したように、スイッチ回路１７を構成するＮチャンネルＭＯＳトランジスタＭｎ３のゲートＧは複数のフィンガー電極により形成され、各ゲートフィンガー電極の左右にはドレインＤを形成するＮ型不純物領域とソースＳを形成するＮ型不純物領域が形成される。複数のフィンガー電極Ｇと複数のドレインＮ型不純物領域Ｄと複数のソースＮ型不純物領域Ｓの周辺には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成される。絶縁分離層Ｉｓｏのリング型平面形状の周囲には、ガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域がリング型平面形状で形成される。更にガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域の周囲には、絶縁分離層Ｉｓｏがリング型平面形状で形成されている。また、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域は、Ｐ型ウェル領域Ｐ−Ｗｅｌｌを給電する目的と、ガードリングＧｒｄ＿Ｒｎｇの内部に形成されたＮチャンネルＭＯＳトランジスタＭｎ３からの雑音の図１に示した半導体集積回路１の内部回路への伝達量を低減する目的と、図１に示した半導体集積回路１の内部回路からの雑音によってガードリングＧｒｄ＿Ｒｎｇの内部に形成されたＮチャンネルＭＯＳトランジスタＭｎ３がラッチアップ破壊される危険性を低減する目的から、形成されたものである。
図３３(Ｂ)の平面構造の切断線Ｘ−Ｘ´に沿う断面構造である図３３(Ｃ)に示したように、複数のドレインＮ型不純物領域にはドレイン駆動電圧ＶＤが供給され、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とＰ型ウェル領域Ｐ−Ｗｅｌｌとにはウェル駆動電圧ＶＰ−Ｗｅｌｌが供給され、複数のソースＮ型不純物領域にはソース駆動電圧ＶＳが供給され、複数のゲート・フィンガー電極Ｇにはゲート駆動電圧ＶＧが供給される。
図３３(Ｂ)の平面構造の切断線Ｙ−Ｙ´に沿う断面構造である図３３(Ｄ)に示すように、ドレインＮ型不純物領域には複数のコンタクトを介してドレイン駆動電圧ＶＤが供給され、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域には複数のコンタクトを介してウェル駆動電圧ＶＰ−Ｗｅｌｌが供給される。
図３３(Ｂ)の平面構造に示したように、縦長の長方形に形成されたドレインＮ型不純物領域ＤとソースＮ型不純物領域Ｓには縦長に配列された複数のコンタクトが形成される。また図３３(Ｂ)の平面構造の右辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と左辺ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域には、縦長に配列された複数のコンタクトが形成されている。更に、図３３(Ｂ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とには、横長に配列された複数のコンタクトが形成されている。
図３３に示したスイッチ回路１７のＮチャンネルＭＯＳトランジスタＭｎ３において、Ｐ型ウェル領域Ｐ−ＷｅｌｌとドレインＮ型不純物領域Ｄとの間のＰＮ接合と、Ｐ型ウェル領域Ｐ−ＷｅｌｌとソースＮ型不純物領域Ｓとの間のＰＮ接合とに、大きな逆方向のサージ電圧が印加される場合を想定する。図３３(Ｄ)の断面構造から理解されるように、Ｐ型ウェル領域Ｐ−ＷｅｌｌとドレインＮ型不純物領域Ｄとの間のＰＮ接合とＰ型ウェル領域Ｐ−ＷｅｌｌとソースＮ型不純物領域Ｓとの間のＰＮ接合とが降伏して、これらのＰＮ接合にサージ電流が流れる。
しかし、本発明に先立った本発明者による検討によって、図３３に示したスイッチ回路１７のＮチャンネルＭＯＳトランジスタＭｎ３の寄生ダイオードが降伏する際に、図３３(Ｂ)の平面構造と図３３(Ｄ)の断面構造とに示したウィークスポットＷｋ＿ＳｐでＰＮ接合のサージ放電電流の電流密度がそれ以外の部分のＰＮ接合よりも高くなり、ウィークスポットＷｋ＿Ｓｐの部分が破壊される危険性が高いことが明らかとされた。すなわち、図３３(Ｂ)の平面構造に示された１０個所のウィークスポットＷｋ＿Ｓｐは、縦長の長方形に形成されたソースＮ型不純物領域Ｓの短辺部分と、縦長の長方形に形成されたドレインＮ型不純物領域Ｄの短辺部分となっている。その理由は、縦長の長方形の４個の角部分での電流の影響による短辺部分の電流増加分が長辺部分の電流増加分よりも大きくなるためである。
図３４は、本発明の実施の形態３によるスイッチ回路１７のＮチャンネルＭＯＳトランジスタＭｎ３の半導体デバイスを説明する図である。
図３３(Ａ)の等価回路と同様に、図３４(Ａ)の等価回路に示すように、スイッチ回路１７のＮチャンネルＭＯＳトランジスタＭｎ３のドレインＤとゲートＧとソースＳとＰ型ウェル領域Ｐ−Ｗｅｌｌとは、それぞれ相違する電圧レベルＶＤ、ＶＧ、ＶＳ、ＶＰ−Ｗｅｌｌによって駆動される。
図３３(Ｂ)の平面構造と同様に、図３４(Ｂ)の平面構造に示すように、スイッチ回路１７のＮチャンネルＭＯＳトランジスタＭｎ３のゲートＧは複数のフィンガー電極により形成され、各ゲートフィンガー電極の左右にはドレインＤを形成するＮ型不純物領域とソースＳを形成するＮ型不純物領域とが形成される。複数のフィンガー電極Ｇと複数のドレインＮ型不純物領域Ｄと複数のソースＮ型不純物領域Ｓの周辺には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面形状で形成される。絶縁分離層Ｉｓｏのリング型平面形状の周囲には、ガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域がリング型平面形状で形成される。更にガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域の周囲には、絶縁分離層Ｉｓｏがリング型平面形状で形成されている。また、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域は、Ｐ型ウェル領域Ｐ−Ｗｅｌｌを給電する目的と、ガードリングＧｒｄ＿Ｒｎｇの内部に形成されたＮチャンネルＭＯＳトランジスタＭｎ３からの雑音の図１に示した半導体集積回路１の内部回路への伝達量を低減する目的と、図１に示した半導体集積回路１の内部回路からの雑音によってガードリングＧｒｄ＿Ｒｎｇの内部に形成されたＮチャンネルＭＯＳトランジスタＭｎ３がラッチアップ破壊される危険性を低減する目的から、形成されたものである。
図３３(Ｂ)の平面構造と同様に、図３４(Ｂ)の平面構造に示すように、縦長の長方形に形成されたドレインＮ型不純物領域ＤとソースＮ型不純物領域Ｓとには縦長に配列された複数のコンタクトが形成されている。また図３４(Ｂ)の平面構造の右辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と左辺ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域には、縦長に配列された複数のコンタクトが形成されている。更に図３４(Ｂ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域には、横長に配列された複数のコンタクトが形成されている。
しかし、図３３(Ｂ)の平面構造と異なり、図３４(Ｂ)の平面構造の上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とでは、縦長の長方形に形成されたドレインＮ型不純物領域ＤおよびソースＮ型不純物領域Ｓの短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように省略される。従って、破線Ｄｅｌに示した複数のコンタクトの省略により、縦長の長方形に形成されたドレインＮ型不純物領域ＤおよびソースＮ型不純物領域Ｓの短辺のウィークスポットＷｋ＿Ｓｐの部分での直列抵抗が増加するので、合計１０個所のウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。
図３４(Ｃ)の平面構造は、やはり本発明の実施の形態３によるスイッチ回路１７のＮチャンネルＭＯＳトランジスタＭｎ３の半導体デバイスの平面構造を説明する図である。
図３４(Ｃ)の平面構造が図３４(Ｂ)に示した平面構造と相違するのは、縦長の長方形に形成されたドレインＮ型不純物領域ＤおよびソースＮ型不純物領域Ｓの短辺のウィークスポットＷｋ＿Ｓｐの部分におけるドレインＮ型不純物領域およびソースＮ型不純物領域ＳとガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域との間の距離ｂ´が図３４(Ｂ)の場合の距離ｂより小さく設定されていることである。
その結果、図３４(Ｃ)の平面構造によれば図３３(Ｂ)の平面構造と同様なＥＳＤ耐久量を維持する一方、図３３(Ｂ)の平面構造の場合よりもスイッチ回路１７のＮチャンネルＭＯＳトランジスタＭｎ３の素子面積を低減することが可能となる。
［実施の形態４］
《静電保護回路の半導体デバイス》
図３５は、本発明の実施の形態４による静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の半導体デバイスを説明する図である。
図３５に示す本発明の実施の形態４による静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の半導体デバイスと図３に示した本発明に先立って本発明者によって検討された静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の半導体デバイスとの第１相違点は、下記の点である。
すなわち、図３５(Ｂ)の平面構造から理解されるように、上辺のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域とでは、縦長の長方形に形成された第１ダイオードＤ１のアノードを形成するＰ型不純物領域の短辺のウィークスポットＷｋ＿Ｓｐと対向する部分での複数のコンタクトが破線Ｄｅｌに示すように完全に省略されている。さらに、図３５(Ｃ)の平面構造から理解されるように、上辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域と下辺のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域とでは、縦長の長方形に形成された第２ダイオードＤ２のカソードを形成するＮ型不純物領域の短辺のウィークスポットＷｋ＿Ｓｐと対向する部分での複数のコンタクトが破線Ｄｅｌに示すように完全に省略されている。その結果、破線Ｄｅｌに示した複数のコンタクトの省略によって、縦長に形成された第１ダイオードＤ１のアノードを形成するＰ型不純物領域の短辺部分のウィークスポットＷｋ＿Ｓｐと縦長に形成された第２ダイオードＤ２のカソードを形成するＮ型不純物領域の短辺部分のウィークスポットＷｋ＿Ｓｐとで直列抵抗が増加するので、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。
更に図３５に示す本発明の実施の形態４による静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の半導体デバイスと図５に示した本発明に先立って本発明者によって検討された静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の半導体デバイスとの第２相違点は、下記の点である。
すなわち、図３５(Ｂ)の平面構造から理解されるように、第１ダイオードＤ１の内部のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域の周辺には斜線の網掛けで示す中間部の絶縁分離層Ｉｓｏがリング型平面形状で形成され、中間部の絶縁分離層Ｉｓｏの周辺には外部のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域がリング型平面形状で形成され、外部のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域の周辺には斜線の網掛けで示す外部の絶縁分離層Ｉｓｏがリング型平面形状で形成される。外部の右側のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域では、縦長の長方形に形成された内部ガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域の右側の長辺と対向する部分の複数のコンタクトが破線Ｄｅｌに示すように完全に省略される。同様にして、外部の左側のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域では、縦長の長方形に形成された内部ガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域の左側の長辺と対向する部分の複数のコンタクトが破線Ｄｅｌに示すように完全に省略される。このように、外部のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域で内部ガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域の長辺と対向する部分の複数のコンタクトを完全に省略したとしても、外部のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域の長辺と内部ガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域の長辺との平行対向幅は十分大きな値となっているので、この部分の破壊の危険性は低いものなっている。
更に、図３５(Ｃ)の平面構造から理解されるように、第２ダイオードＤ２の内部のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域の周辺には斜線の網掛けで示した中間部の絶縁分離層Ｉｓｏがリング型平面形状で形成されて、中間部の絶縁分離層Ｉｓｏの周辺には外部のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域がリング型平面形状で形成され、外部のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域の周辺には斜線の網掛けで示す外部の絶縁分離層Ｉｓｏがリング型平面形状で形成される。外部の右側のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域では、縦長の長方形に形成された内部ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域の右側の長辺と対向する部分の複数のコンタクトが破線Ｄｅｌに示すように完全に省略される。同様にして、外部の左側のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域では、縦長の長方形に形成された内部ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域の左側の長辺と対向する部分の複数のコンタクトが破線Ｄｅｌに示すように完全に省略される。このように、外部のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域で内部ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域の長辺と対向する部分の複数のコンタクトを完全に省略したとしても、外部のガードリングＧｒｄ＿ＲｎｇのＮ型不純物領域の長辺と内部ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域の長辺との平行対向幅は十分大きな値となっているので、この部分の破壊の危険性は低いものなっている。
このように、図３５に示した本発明の実施の形態４によれば、縦長の長方形に形成された外部の左側と右側のガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域およびＮ型不純物領域の長辺部分において複数のコンタクトが破線Ｄｅｌに示すように完全に省略されるので、静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２の半導体デバイスの素子面積を大幅に低減することが可能となる。
［実施の形態５］
《半導体集積回路の構成》
図３６は、本発明の実施の形態５による静電保護回路(ＥＳＤ保護回路)を具備する半導体集積回路の構成を示す図である。
図３６に示す本発明の実施の形態５による半導体集積回路１が図１に示した本発明の実施の形態１による半導体集積回路１と相違するのは、端子１０が入力端子であり、電源端子１１と接地端子１２との間に直列接続されたＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１を含む回路が入力バッファ１８であり、静電破壊の原因となるサージ電圧が入力端子１０に印加された際に入力バッファ１８のＰチャンネルＭＯＳトランジスタＭｐ１とＮチャンネルＭＯＳトランジスタＭｎ１が破壊されることを防止する回路が静電保護回路１９であることである。
図３６に示した本発明の実施の形態５による半導体集積回路１の静電保護回路１９は抵抗Ｒ１と第１ダイオードＤ１と第２ダイオードＤ２とを含み、この静電保護回路１９の第１ダイオードＤ１と第２ダイオードＤ２として図３５に示した本発明の実施の形態４による半導体デバイスを採用することが可能である。
更に図３６に示した本発明の実施の形態５による半導体集積回路１の静電保護回路１９の第１ダイオードＤ１と第２ダイオードＤ２の各ダイオードとして、図２３または図２７または図２９または図３１に示した本発明の実施の形態２による半導体デバイスを採用することが可能である。
［実施の形態６］
《電源間クランプ回路の他の構成》
図３７は、本発明の実施の形態６による半導体集積回路における電源間クランプ回路１５の他の構成を示す図である。
すなわち、本発明の実施の形態６による半導体集積回路は、図１に示した本発明の実施の形態１または図３６に示した本発明の実施の形態５による半導体集積回路１に含まれる電源間クランプ回路１５の他の構成に関係するものである。
上述した本発明の実施の形態１または本発明の実施の形態５においては、図１と図３６に示したように、電源間クランプ回路１５はＮチャンネルＭＯＳトランジスタＭｎ２と抵抗Ｒ２とダイオードＤ４とを含み、ＮチャンネルＭＯＳトランジスタＭｎ２のドレインとソースとは電源端子１１と接地端子１２とにそれぞれ接続され、ＮチャンネルＭＯＳトランジスタＭｎ２のゲートとソースとの間には抵抗Ｒ２とダイオードＤ４とが並列接続されたものである。電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２は、図１２に示すように縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように省略されたものである。
図１４と図１８に示した本発明の実施の形態１において、電源間クランプ回路１５はゲートＧとソースＳとが短絡されたＰチャンネルＭＯＳトランジスタＭｐ２により構成され、図１４と図１８に示すように縦長の長方形に形成されたＰ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように省略されたものである。
図１２と図１５と図１６と図１７とに示した本発明の実施の形態１において、電源間クランプ回路１５はゲートＧとソースＳとが短絡されたＮチャンネルＭＯＳトランジスタＭｎ２により構成され、図１５(Ｃ)と図１６(Ｃ)と図１７とに示すように縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように省略されたものである。
更に図２０に示した本発明の実施の形態１においも、電源間クランプ回路１５はゲートＧとソースＳとが短絡されたＮチャンネルＭＯＳトランジスタＭｎ２によって構成され、図２０に示すように縦長の長方形に形成されたＮ型不純物領域Ｄの短辺には直列抵抗の高いコバルトシリサイドＣｏＳｉが形成されないことに起因する短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが破線Ｄｅｌに示すように省略されたものである。
それに対して、図３７に示した本発明の実施の形態６による半導体集積回路の電源間クランプ回路１５は、時定数回路ＴＣＣとＮチャンネルＭＯＳトランジスタＭｎ２とを含み、ＮチャンネルＭＯＳトランジスタＭｎ２のドレインＤとソースＳとは電源端子１１と接地端子１２とにそれぞれ接続され、ＮチャンネルＭＯＳトランジスタＭｎ２のゲートＧとソースＳとの間には時定数回路ＴＣＣの出力信号がＣＭＯＳインバータＩｎｖを介してまたは直接に供給されるものである。
図３７(Ａ)に示した本発明の実施の形態６による電源間クランプ回路１５では、時定数回路ＴＣＣは積分回路を構成するように抵抗Ｒｓと容量Ｃｓの順序で抵抗Ｒｓと容量Ｃｓとが直列接続され、抵抗Ｒｓと容量Ｃｓの接続ノードはＣＭＯＳインバータＩｎｖの入力端子に接続されて、ＣＭＯＳインバータＩｎｖの出力端子はＮチャンネルＭＯＳトランジスタＭｎ２のゲートＧに接続される。
図３７(Ｂ)に示した本発明の実施の形態６による電源間クランプ回路１５では、時定数回路ＴＣＣは微分回路を構成するように容量Ｃｓと抵抗Ｒｓの順序で容量Ｃｓと抵抗Ｒｓとが直列接続され、容量Ｃｓと抵抗Ｒｓの接続ノードはＮチャンネルＭＯＳトランジスタＭｎ２のゲートＧに接続される。
図３７(Ａ)と図３７(Ｂ)とに示した本発明の実施の形態６による電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２は、本発明の実施の形態１による図１２と図１５と図１６と図１７と図２０とのいずれかに記載された半導体デバイスの構造を採用することが可能である。すなわち、縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐと対向する部分での複数のコンタクトが省略されることによって、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。
図３７(Ａ)と図３７(Ｂ)とに示した本発明の実施の形態６による電源間クランプ回路１５は、図２にて説明した正電圧サージパルス電圧Ｐ＿ｐｌｓの出力端子１０への印加状態または図３６にて説明したサージ電圧の入力端子１０への印加状態において、出力バッファ１４または入力バッファ１８の素子破壊を極めて効果的に防止するものである。すなわち、上述したサージ電圧の印加状態においては、接地端子１２の接地電位Ｖｓｓに対して電源端子１１の電源電圧Ｖｄｄはサージ電圧に応答して過渡的に増大する。
図３７(Ａ)に示した本発明の実施の形態６による電源間クランプ回路１５では、過渡期間の間に積分回路を構成する時定数回路ＴＣＣの抵抗Ｒｓと容量Ｃｓとの接続ノードと電源電圧Ｖｄｄとの間に電圧差が生じることにより、ＣＭＯＳインバータＩｎｖの出力端子は高レベルに変化して、ＮチャンネルＭＯＳトランジスタＭｎ２はオン状態に制御され、ＮチャンネルＭＯＳトランジスタＭｎ２のドレインＤからソースＳにチャネル電流が流れ始める。さらに電源電圧Ｖｄｄの電圧が上昇すると、ＮチャンネルＭＯＳトランジスタＭｎ２の寄生バイポーラトランジスタがオン状態になることよってサージパルス電圧のエネルギーが消費され、出力バッファ１４または入力バッファ１８が破壊されることを防止することが可能となる。
図３７(Ｂ)に示した本発明の実施の形態６による電源間クランプ回路１５では、過渡期間の間に微分回路を構成する時定数回路ＴＣＣの容量Ｃｓと抵抗Ｒｓとの接続ノードは高レベルに変化するので、ＮチャンネルＭＯＳトランジスタＭｎ２はオン状態に制御される。従って、オン状態のＮチャンネルＭＯＳトランジスタＭｎ２のドレインＤからソースＳにチャネル電流が流れ、更にＮチャンネルＭＯＳトランジスタＭｎ２の寄生バイポーラトランジスタがオン状態になることよって、サージパルス電圧のエネルギーが消費され、出力バッファ１４または入力バッファ１８が破壊されることを防止することが可能となる。
図１５と図１６と図１７に示した本発明の実施の形態１の電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２は寄生バイポーラトランジスタの動作によりサージパルス電圧のエネルギーを消費するものであるので、破壊防止動作が不確実となる可能性があった。それに対して図３７(Ａ)と図３７(Ｂ)とに示した本発明の実施の形態６による電源間クランプ回路１５では、ＮチャンネルＭＯＳトランジスタＭｎ２は最初に電界効果トランジスタのチャネル電流によってサージパルス電圧のエネルギーを消費するものであるので、破壊防止動作を確実とすることが可能である。
更に図３７に示す本発明の実施の形態６による半導体集積回路における電源間クランプ回路１５の出力部のＭＯＳトランジスタはＮチャンネルＭＯＳトランジスタにのみ限定されるものではなく、図１４と図１８に示した本発明の実施の形態１で説明したＰチャンネルＭＯＳトランジスタＭｐ２を使用することが可能である。この場合には、ＰチャンネルＭＯＳトランジスタＭｐ２のソースとドレインとは電源端子１１と接地端子１２とにそれぞれ接続され、ＰチャンネルＭＯＳトランジスタＭｐ２のゲートとソースとの間には時定数回路ＴＣＣの出力信号がＣＭＯＳインバータＩｎｖを介してまたは直接に供給されるものである。
図３７(Ａ)に示した本発明の実施の形態６による電源間クランプ回路１５において、積分回路により構成された時定数回路ＴＣＣとＰチャンネルＭＯＳトランジスタＭｐ２とを使用する場合には、ＣＭＯＳインバータＩｎｖは省略されるものとなる。反対に、図３７(Ｂ)に示した本発明の実施の形態６による電源間クランプ回路１５において、微分回路により構成された時定数回路ＴＣＣとＰチャンネルＭＯＳトランジスタＭｐ２とを使用する場合には、ＣＭＯＳインバータＩｎｖが追加されるものとなる。
［実施の形態７］
《デカップリング容量の構成》
図３８は、本発明の実施の形態７による半導体集積回路におけるデカップリング容量の半導体デバイスの構成を示す図である。
図３８に示す本発明の実施の形態７によるデカップリング容量Ｃｄは、図１に示した本発明の実施の形態１または図３６に示した本発明の実施の形態５による半導体集積回路１の電源端子１１と接地端子１２との間に接続されるものである。すなわち、半導体集積回路１の電源端子１１と接地端子１２との間にデカップリング容量Ｃｄが接続されることによって、電源端子１１の電源電圧Ｖｄｄのリップル成分が低減されて、出力バッファ１４や入力バッファ１８や図示されないＣＭＯＳ内部回路のリップル成分に起因する誤動作の確率を軽減することが可能となる。更にこのデカップリング容量Ｃｄは出力端子１０へのサージ電圧の印加状態もしくは入力端子１０へのサージ電圧の印加状態においてサージパルス電圧のエネルギーを吸収するので、出力バッファ１４や入力バッファ１８や図示されないＣＭＯＳ内部回路が破壊されることを防止することが可能となる。更に、高レベルのサージパルス電圧に関しては、電源間クランプ回路１５がサージパルス電圧のエネルギーを消費して出力バッファ１４や入力バッファ１８や図示されていないＣＭＯＳ内部回路が破壊されることを防止することが可能となる。
図３８(Ａ)に示す等価回路に示すように、デカップリング容量Ｃｄを構成するＭＯＳ容量は電源端子１１と接続された金属電極Ｍと、接地端子１２と接続された半導体Ｓと、金属電極Ｍと半導体Ｓとの間に接続された酸化膜Ｏとを含んでいる。金属電極Ｍは端子Ｔ１と接続されており、半導体Ｓは端子Ｔ２と接続されており、半導体Ｓは寄生ダイオードＤｐのカソードに接続され、寄生ダイオードＤｐのアノードは端子Ｔ３と接続されている。
図３８(Ｂ)の平面構造に示すように、端子Ｔ１と接続されるＭＯＳ容量の金属電極Ｍは単一の電極により構成され、金属電極Ｍである単一の電極の左右には端子Ｔ２と接続されるＮ型不純物領域が形成されている。左右のＮ型不純物領域の周辺には斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面構造で形成され、絶縁分離層Ｉｓｏの周辺にはガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域がリング型平面構造で形成される。更にガードリングＧｒｄ＿Ｒｎｇとして機能するＰ型不純物領域の周辺には、斜線の網掛けで示した絶縁分離層Ｉｓｏがリング型平面構造で形成される。また、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域は、Ｐ型ウェル領域Ｐ−Ｗｅｌｌを給電する目的と、半導体集積回路１の内部回路からの雑音がガードリングＧｒｄ＿Ｒｎｇの内部に形成されたＭＯＳ容量の半導体Ｓに伝達されるのを防止する目的から、形成されたものである。
図３８(Ｂ)の平面構造の切断線Ｘ−Ｘ´に沿う断面構造である図３８(Ｃ)に示すように、ＭＯＳ容量の単一の金属電極Ｍは端子Ｔ１と接続され、左右のＮ型不純物領域は端子Ｔ２と接続され、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域は端子Ｔ３と接続されている。
図３８(Ｂ)の平面構造の切断線Ｙ−Ｙ´に沿う断面構造である図３８(Ｄ)に示したように、Ｐ型ウェル領域Ｐ−Ｗｅｌｌの上部には酸化膜Ｏと金属電極Ｍとの積層構造が形成され、ＭＯＳ容量の単一の金属電極Ｍは端子Ｔ１と接続され、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域は端子Ｔ３と接続されている。従って、接地端子１２である端子Ｔ２および端子Ｔ３の接地電位に対して電源端子１１である端子Ｔ１の電源電圧は相対的に正の電圧であるので、酸化膜Ｏと金属電極Ｍとの積層構造の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面にはＭＯＳ容量の半導体Ｓとして機能するＮ型反転チャネルが形成される。
図３８(Ｂ)の平面構造の切断線Ｚ−Ｚ´に沿う断面構造である図３８(Ｅ)に示すように、ＭＯＳ容量の金属電極Ｍの左右に形成されたＮ型不純物領域は端子Ｔ２と接続され、ガードリングＧｒｄ＿ＲｎｇのＰ型不純物領域は端子Ｔ３と接続され、Ｎ型不純物領域とＰ型ウェル領域Ｐ−Ｗｅｌｌとによって寄生ダイオードＤｐが形成されている。
図３８に示した本発明の実施の形態７によるデカップリング容量Ｃｄは、ＭＯＳ容量によって構成されているので、図１２と図１５と図１６と図１７と図３４とに示したＮチャンネルＭＯＳトランジスタＭｎ２、Ｍｎ３もしくは図１４と図１８とに示したＰチャンネルＭＯＳトランジスタＭｐ２と同時形成されることが可能なものである。
すなわち、図３８に示したデカップリング容量ＣｄのＭＯＳ容量のＰ型ウェル領域Ｐ−Ｗｅｌｌは図１２に示したＮチャンネルＭＯＳトランジスタＭｎ２のＰ型ウェル領域Ｐ−Ｗｅｌｌと同時形成され、図３８に示したデカップリング容量ＣｄのＭＯＳ容量の酸化膜Ｏは図１２に示したＮチャンネルＭＯＳトランジスタＭｎ２のゲート酸化膜と同時形成される。更に図３８に示したデカップリング容量ＣｄのＭＯＳ容量の金属電極Ｍは図１２に示したＮチャンネルＭＯＳトランジスタＭｎ２のゲート電極と同時形成され、図３８に示したデカップリング容量ＣｄのＭＯＳ容量の金属電極Ｍの左右のＮ型不純物領域に接続される電極は図１２に示したＮチャンネルＭＯＳトランジスタＭｎ２のドレインおよびソースに接続される電極と同時形成されることが可能なものである。
その他の例としては、図３８に示した本発明の実施の形態７によるデカップリング容量Ｃｄは、図３４に示した本発明の実施の形態３によるＮチャンネルＭＯＳトランジスタＭｎ３と同時形成されることが可能なものである。すなわち、図３４に示した本発明の実施の形態３のＮチャンネルＭＯＳトランジスタＭｎ３は、図３３に示した本発明の比較参考例のＮチャンネルＭＯＳトランジスタＭｎ３と同様な半導体製造プロセスによって製造される。
上述したように、図３８に示した本発明の実施の形態７によるデカップリング容量Ｃｄを構成するＭＯＳ容量は本発明の種々の実施の形態による半導体集積回路１の内部のＮチャンネルＭＯＳトランジスタまたはＰチャンネルＭＯＳトランジスタと同時形成されるもので、デカップリング容量Ｃｄを構成するＭＯＳ容量の製造コストの低減が可能なものである。
また、図３８に示した本発明の実施の形態７によるデカップリング容量Ｃｄを構成するＭＯＳ容量の降伏破壊電圧よりも、電源間クランプ回路１５を構成するＭＯＳトランジスタが電源間クランプ動作を開始するターンオン電圧もしくは電源保護回路１６を構成する第３ダイオードＤ３のＰＮ接合がクランプ動作を開始するターンオン電圧を低く設定するものである。
《デカップリング容量のレイアウト》
図３９は、本発明の実施の形態７による図３８に示したデカップリング容量Ｃｄの半導体集積回路の半導体チップ内部におけるレイアウトの構成を示す図である。
図３９に示したように長方形の半導体チップの下部長辺には、その他の半導体集積回路として構成される中央処理ユニット(ＣＰＵ)もしくはアプリケーションプロセッサとの間でフレキシブル配線を介してデータ送受信を実行する複数の入出力端子１０(ＩＯ１、ＩＯ２…ＩＯｘ)等が配置される。更に図３９に示すように長方形の半導体チップの下部長辺には、フレキシブル配線の電源電圧Ｖｄｄと接地電位Ｖｓｓとがそれぞれ供給される電源端子１１と接地端子１２とが配置される。
次に長方形の半導体チップの上部長辺には、表示デバイスである液晶表示デバイス(ＬＣＤ)を駆動する液晶駆動出力電圧を生成する複数の出力端子ＯＵＴ１、ＯＵＴ２…ＯＵＴｘ、ＯＵＴｘｘ…ＯＵＴｎ−１、ＯＵＴｎが配置される。
図３９に示したように、長方形の半導体チップの下部長辺と右部短辺と上部長辺と左部短辺とに沿って、幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとがそれぞれ周回配線形状で形成される。また、幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとは、周回配線形状での形成に加えて、チップの内部を縦方向や横方向に縦断するように形成することも可能である。更に半導体チップ内部に形成された複数の入力バッファ１８と複数の出力バッファ１４とに動作電圧を供給するための支線電源配線Ｓｕｂ＿Ｖｄｄと支線接地配線Ｓｕｂ＿Ｖｓｓとがそれぞれ幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとから分岐するように形成されている。
図３９に示したように長方形の半導体チップの下部長辺の左に配置された電源端子１１の電源電圧Ｖｄｄは幹線電源配線Ｍａｉｎ＿Ｖｄｄに供給されて、長方形の半導体チップの下部長辺の右に配置された接地端子１２の接地電位Ｖｓｓは幹線接地配線Ｍａｉｎ＿Ｖｓｓに供給される。図３９に示した半導体チップの下部長辺に配置された幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとの間には、複数の出力静電保護回路１３の第１ダイオードＤ１と第２ダイオードＤ２と抵抗Ｒ１とが配置される。第１ダイオードＤ１のカソードは下部長辺に配置された幹線電源配線Ｍａｉｎ＿Ｖｄｄに接続されて、第２ダイオードＤ２のアノードは下部長辺に配置された幹線接地配線Ｍａｉｎ＿Ｖｓｓに接続される。更に第１ダイオードＤ１のアノードと第２ダイオードＤ２のカソードとは、抵抗Ｒ１を介して半導体チップの内部に形成された出力バッファ１４のＰチャンネルＭＯＳトランジスタＭｐ１のドレインとＮチャンネルＭＯＳトランジスタＭｎ１のドレインとに接続される。尚、抵抗Ｒ１は、出力バッファ１４の出力と第１ダイオードＤ１のアノードと第２ダイオードＤ２のカソードとの接合点との間の接続は省略してもよく、入力バッファ１８のゲート入力と端子ＩＯｘ１０との間に接続するようにしてもよい。また、各々のブロックで使用されているダイオードＤ１，Ｄ２はダイオードに限らず、クランプＭＯＳダイオード等のクランプ機能を有する素子を使用することが可能であり、ブロック毎にＰＮ接合ダイオードとクランプＭＯＳダイオードと使用する素子の種類が異なってもよい。
図３９の半導体チップの下部長辺に配置された幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとの間には、図１に示した本発明の実施の形態１または図３６に示した本発明の実施の形態５による半導体集積回路１に含まれた電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２と電源保護回路１６の第３ダイオードＤ３とが接続されている。
図３９に示す本発明の実施の形態７による半導体集積回路の下部長辺に配置された幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓの間に接続された複数の電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２は、図１２と図１５と図１６と図１７とに示した本発明の実施の形態１によるＮチャンネルＭＯＳトランジスタＭｎ２によって構成されたものである。すなわち、このＮチャンネルＭＯＳトランジスタＭｎ２も、縦長の長方形に形成されたＮ型不純物領域Ｄの短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが省略されたものである。更に、このＮチャンネルＭＯＳトランジスタＭｎ２は、図２０で説明した縦長の長方形に形成されたＮ型不純物領域Ｄの短辺には直列抵抗の高いコバルトシリサイドＣｏＳｉが形成されないことに起因する短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが省略されたトランジスタＭｎ２を使用することも可能なものである。
更に、図３９に示した本発明の実施の形態７による半導体集積回路の下部長辺に配置された幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓの間に接続された複数の電源保護回路１６の第３ダイオードＤ３は、図２３と図２４と図２７と図２８と図２９と図３０と図３１と図３２に示した本発明の実施の形態２による第３ダイオードＤ３によって構成されたものである。すなわち、この第３ダイオードＤ３も、ガードリングＧｒｄ＿ＲｎｇのＰ型またはＮ型の不純物領域では、縦長の長方形に形成されたカソードＫまたはアノードＡを形成するＮ型またはＰ型の不純物領域の短辺のウィークスポットＷｋ＿Ｓｐと対向する部分の複数のコンタクトが省略されたものである。
特に図３９に示した本発明の実施の形態７による半導体集積回路では、電源端子１１と接地端子１２とが配置された半導体チップの下部長辺の配置禁止領域Ｃｄ＿Ｐｒｏｈの内部には、図３８に示す本発明の実施の形態７によるデカップリング容量Ｃｄを配置することが禁止されている。その理由は、この配置禁止領域Ｃｄ＿Ｐｒｏｈの内部の幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとの間の動作電圧が半導体集積回路の外部サージ電圧の影響によって大きく変動するので、図３８に示すデカップリング容量Ｃｄを構成するＭＯＳ容量の酸化膜Ｏが絶縁破壊されるためである。
すなわち、半導体集積回路の外部サージ電圧が半導体チップの下部長辺に配置された電源端子１１や接地端子１２や複数の入出力端子(ＩＯ１、ＩＯ２…ＩＯｘ)１０のいずれの端子に印加されることで、配置禁止領域Ｃｄ＿Ｐｒｏｈの内部の幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとの間の動作電圧が大きく変動することとなる。配置禁止領域Ｃｄ＿Ｐｒｏｈの内部の幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとの間には、複数の電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２と複数の電源保護回路１６の第３ダイオードＤ３とが接続されているが、これらの回路による動作電圧の変動の抑制効果は不十分であるので、図３８に示したデカップリング容量Ｃｄを構成するＭＯＳ容量の酸化膜Ｏが絶縁破壊されてしまう。
より詳細に説明すると、下記の通りである。図３９に示したように、本発明の実施の形態７による半導体集積回路の長方形の半導体チップの下部長辺と右部短辺と上部長辺と左部短辺とに沿って、幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとがそれぞれ周回配線形状で形成される。周回配線形状の幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとに複数の複数の電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２が分散配置されている。上述したようにデカップリング容量Ｃｄを構成するＭＯＳ容量の降伏破壊電圧より、電源間クランプ回路１５を構成するＭＯＳトランジスタが電源間クランプ動作を開始するターンオン電圧は低く設定されている。しかし、配置禁止領域Ｃｄ＿Ｐｒｏｈの付近の半導体チップの下部長辺に配置された電源端子１１と入出力端子１０と接地端子１２には、中央処理ユニット(ＣＰＵ)もしくはアプリケーションプロセッサ等のホスト機器から供給される電源電圧Ｖｄｄと表示情報データと接地電位Ｖｓｓに含まれる外部高電圧サージ電圧が印加される。一方、半導体チップの上部長辺に配置された複数の出力端子ＯＵＴ１、ＯＵＴ２…ＯＵＴｎには駆動負荷機器である液晶表示デバイス(ＬＣＤ)が接続されるだけであるので、この上部長辺に配置された複数の出力端子ＯＵＴ１、ＯＵＴ２…ＯＵＴｎに外部高電圧サージ電圧が印加される可能性は極めて低い。更に、半導体集積回路の長方形の半導体チップに周回配線形状で形成された幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓの配線直列抵抗は無視できないとともに、電源間クランプ回路１５を構成するＭＯＳトランジスタにサージ電流が流れることによるＭＯＳトランジスタのドレイン・ソース間の電圧降下も無視することができない。これらの理由によって、半導体集積回路の外部サージ電圧に応答して、配置禁止領域Ｃｄ＿Ｐｒｏｈの内部の幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとの間の動作電圧がデカップリング容量Ｃｄを構成するＭＯＳ容量の降伏破壊電圧より高くなり、デカップリング容量Ｃｄを構成するＭＯＳ容量の酸化膜Ｏが絶縁破壊されるものである。
上述した理由によって、配置禁止領域Ｃｄ＿Ｐｒｏｈの内部では、破線Ｃｄ＿ＮＧ１、Ｃｄ＿ＮＧ２に示したように、図３８に示す本発明の実施の形態７によるＭＯＳ容量で構成されたデカップリング容量Ｃｄを幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓの間に接続することが禁止されている。
従って、本発明の好適な実施の形態によれば、破線Ｃｄ＿ＮＧ１、Ｃｄ＿ＮＧ２に示した配置禁止部分の容量を増大するために、これらの配置禁止部分ではＭＯＳ容量で構成されたデカップリング容量Ｃｄの代用として、電源間クランプ回路１５もしくは電源保護回路１６が配置されるものである。代用配置される電源間クランプ回路１５もしくは電源保護回路１６には、図１２と図１４と図１６と図１７と図１８と図２０とに示した本発明の実施の形態１による電源間クランプ回路１５または図２３と図２４と図２７と図２８と図２９と図３０と図３１と図３２とに示した本発明の実施の形態２による電源保護回路１６または図３７に示した本発明の実施の形態７による電源間クランプ回路１５のいずれかを使用することが可能である。すなわち、電源間クランプ回路１５を構成するＮチャンネルＭＯＳトランジスタＭｎ２またはＰチャンネルＭＯＳトランジスタＭｐ２のドレイン寄生容量または電源保護回路１６を構成する第３ダイオードＤ３のＰＮ接合寄生容量が、ＭＯＳ容量で構成されるデカップリング容量Ｃｄの代用容量として機能するものである。尚、電源間クランプ回路１５を構成するＭＯＳトランジスタＭｎ２またはＭｐ２のＥＳＤ耐量が高くなるように素子が設計されているため、この代用容量が破壊降伏する危険性は低い。
更に、図３９に示した本発明の実施の形態７による半導体集積回路では、長方形の半導体チップの中央の複数の入力バッファ(ＩＮ＿ＣＫＴ)１８に接続された支線電源配線Ｓｕｂ＿Ｖｄｄと支線接地配線Ｓｕｂ＿Ｖｓｓの左側では破線Ｃｄ＿ＮＧ３に示したように、図３８に示す本発明の実施の形態７によるＭＯＳ容量で構成されたデカップリング容量Ｃｄを支線電源配線Ｓｕｂ＿Ｖｄｄと支線接地配線Ｓｕｂ＿Ｖｓｓの間に接続することが禁止されている。その理由は、破線Ｃｄ＿ＮＧ３に示した配置禁止部分と外部サージ電圧が供給される電源端子１１との間の幹線電源配線Ｍａｉｎ＿Ｖｄｄまたは支線電源配線Ｓｕｂ＿Ｖｄｄに電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２が接続されていないためである。従って、破線Ｃｄ＿ＮＧ３に示した配置禁止部分での動作電圧の変動の抑制効果は不十分であるので、図３８に示したデカップリング容量Ｃｄをこの配置禁止部分に配置するとそのＭＯＳ容量の酸化膜Ｏが絶縁破壊されるものとなる。尚、複数の入力バッファ(ＩＮ＿ＣＫＴ)１８には、複数の入力静電保護回路１９が接続されて、各入力静電保護回路１９は第１ダイオードＤ１と第２ダイオードＤ２とを含んでいる。第１ダイオードＤ１のカソードは下部長辺に配置された支線電源配線Ｓｕｂ＿Ｖｄｄに接続され、第２ダイオードＤ２のアノードは下部長辺に配置された支線接地配線Ｓｕｂ＿Ｖｓｓに接続される。更に第１ダイオードＤ１のアノードと第２ダイオードＤ２のカソードとは、半導体チップの内部に形成された入力バッファ１８のＰチャンネルＭＯＳトランジスタＭｐ１のゲートとＮチャンネルＭＯＳトランジスタＭｎ１のゲートとに接続される。
また本発明の好適な実施の形態によれば、破線Ｃｄ＿ＮＧ３に示した配置禁止部分の容量を増大するために、この配置禁止部分に破線Ｃｄ＿ＮＧ１、Ｃｄ＿ＮＧ２に示した配置禁止部分に配置した代用容量と同様な代用容量が配置されるものである。
また図３９に示した本発明の実施の形態７による半導体集積回路では、長方形の半導体チップの左部短辺での幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとの間では破線Ｃｄ＿ＮＧ４に示したように、図３８に示した本発明の実施の形態７によるＭＯＳ容量で構成されたデカップリング容量Ｃｄを接続することが禁止されている。その理由は、破線Ｃｄ＿ＮＧ４に示す配置禁止部分と外部サージ電圧が供給される電源端子１１または接地端子１２との間の幹線電源配線Ｍａｉｎ＿Ｖｄｄまたは幹線接地配線Ｍａｉｎ＿Ｖｓｓに電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２が接続されていないためである。従って、破線Ｃｄ＿ＮＧ４の配置禁止部分での動作電圧の変動の抑制効果は不十分であるので、図３８に示したデカップリング容量Ｃｄをこの配置禁止部分に配置するとそのＭＯＳ容量の酸化膜Ｏが絶縁破壊されるものとなる。
また本発明の好適な実施の形態によれば、破線Ｃｄ＿ＮＧ４に示した配置禁止部分の容量を増大するために、この配置禁止部分に破線Ｃｄ＿ＮＧ１、Ｃｄ＿ＮＧ２、Ｃｄ＿ＮＧ３に示した配置禁止部分に配置した代用容量と同様な代用容量が配置されるものである。
これとは反対に図３９に示した本発明の実施の形態７による半導体集積回路では、長方形の半導体チップの右部短辺での幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとの間では破線Ｃｄ＿ＯＫ１に示したように、図３８に示した本発明の実施の形態７によるデカップリング容量Ｃｄを接続することが許可されている。その理由は、破線Ｃｄ＿ＯＫ１に示した配置許可部分と外部サージ電圧が供給される電源端子１１および接地端子１２との間の幹線電源配線Ｍａｉｎ＿Ｖｄｄおよび幹線接地配線Ｍａｉｎ＿Ｖｓｓに電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２が接続されているためである。従って、破線Ｃｄ＿ＯＫ１の配置許可部分での動作電圧の変動の抑制効果は十分であるので、図３８に示したデカップリング容量Ｃｄをこの配置許可部分に配置したとしてもそのＭＯＳ容量の酸化膜Ｏが絶縁破壊される危険性は低減されるものとなる。
更に、図３９に示した本発明の実施の形態７による半導体集積回路では、長方形の半導体チップの中央の複数の出力バッファ(ＯＵＴ＿ＣＫＴ)１４に接続された支線電源配線Ｓｕｂ＿Ｖｄｄと支線接地配線Ｓｕｂ＿Ｖｓｓの右側では破線Ｃｄ＿ＯＫ２に示したように、図３８に示す本発明の実施の形態７によるデカップリング容量Ｃｄをこれらの支線Ｓｕｂ＿Ｖｄｄ、Ｓｕｂ＿Ｖｓｓとの間に接続することが許可されている。その理由は、破線Ｃｄ＿ＯＫ２に示す配置許可部分と外部サージ電圧が供給される電源端子１１および接地端子１２の間の支線電源配線Ｓｕｂ＿Ｖｄｄおよび支線接地配線Ｓｕｂ＿Ｖｓｓに電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２が接続されているためである。従って、破線Ｃｄ＿ＯＫ２の配置許可部分での動作電圧の変動の抑制効果は十分であるので、図３８に示したデカップリング容量Ｃｄをこの配置許可部分に配置したとしてもそのＭＯＳ容量の酸化膜Ｏが絶縁破壊される危険性は低減される。
これとは反対に図３９に示した本発明の実施の形態７による半導体集積回路では、長方形の半導体チップの中央の複数の出力バッファ(ＯＵＴ＿ＣＫＴ)１４に接続された支線電源配線Ｓｕｂ＿Ｖｄｄと支線接地配線Ｓｕｂ＿Ｖｓｓの左側では破線Ｃｄ＿ＮＧ５に示すように、図３８に示した本発明の実施の形態７によるＭＯＳ容量で構成されたデカップリング容量Ｃｄをこれらの支線Ｓｕｂ＿Ｖｄｄ、Ｓｕｂ＿Ｖｓｓの間に接続することが禁止されている。その理由は、破線Ｃｄ＿ＮＧ５に示す配置禁止部分である支線電源配線Ｓｕｂ＿Ｖｄｄと支線接地配線Ｓｕｂ＿Ｖｓｓの左側は電気的に開放状態となっているためである。従って、電気的に開放状態である破線Ｃｄ＿ＮＧ５に示した配置禁止部分では、支線電源配線Ｓｕｂ＿Ｖｄｄおよび支線接地配線Ｓｕｂ＿Ｖｓｓを介して伝達される外部サージ電圧の反射が生じて動作電圧の大きな変動が発生するので、図３８に示したデカップリング容量Ｃｄをこの配置禁止部分に配置するとそのＭＯＳ容量の酸化膜Ｏが絶縁破壊されるものとなる。
また本発明の好適な実施の形態によれば、破線Ｃｄ＿ＮＧ５に示した配置禁止部分の容量を増大するために、この配置禁止部分に破線Ｃｄ＿ＮＧ１、Ｃｄ＿ＮＧ２、Ｃｄ＿ＮＧ３、Ｃｄ＿ＮＧ４に示した配置禁止部分に配置した代用容量と同様な代用容量が配置されるものである。更に本発明の他の好適な実施の形態によれば、破線Ｃｄ＿ＮＧ５に示した配置禁止部分の容量を増大するために、図３８に示した本発明の実施の形態７によるＭＯＳ容量で構成されたデカップリング容量Ｃｄと並列に電源間クランプ回路１５が接続される。この際にこのＭＯＳ容量で構成されたデカップリング容量Ｃｄと並列接続される電源間クランプ回路１５には、図１２と図１４と図１６と図１７と図１８と図２０とに示した本発明の実施の形態１による電源間クランプ回路１５または図３７に示した本発明の実施の形態７による電源間クランプ回路１５を使用することが可能である。
また図３９に示した本発明の実施の形態７による半導体集積回路では、長方形の半導体チップの上部長辺の複数の複数の出力バッファ１４の保護のための複数の出力静電保護回路１３に動作電圧を供給するための幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとの間には破線Ｃｄ＿ＯＫ３に示すように、図３８に示す本発明の実施の形態７によるデカップリング容量Ｃｄを接続することが許可されている。その理由は、破線Ｃｄ＿ＯＫ３に示す配置許可部分と外部サージ電圧が供給される電源端子１１および接地端子１２の間の幹線電源配線Ｍａｉｎ＿Ｖｄｄおよび幹線接地配線Ｍａｉｎ＿Ｖｓｓに電源間クランプ回路１５のＮチャンネルＭＯＳトランジスタＭｎ２が接続されているためである。従って、破線Ｃｄ＿ＯＫ３の配置許可部分での動作電圧の変動の抑制効果は十分であるので、図３８に示したデカップリング容量Ｃｄをこの配置許可部分に配置してもそのＭＯＳ容量の酸化膜Ｏが絶縁破壊される危険性は低減されるものとなる。
すなわち、ＥＳＤサージの放電ルートとなる電源配線上に配置するデカップリング容量Ｃｄについては、電源間クランプ回路１５のＭＯＳトランジスタＭｎ２、Ｍｐ２が十分なクランプ機能を発揮できる範囲内の配置に限定することで、ＭＯＳ容量の酸化膜Ｏが絶縁破壊される危険性を回避できる。逆に言えば、電源間クランプ回路１５がクランプ機能を発揮できる範囲を超える場所には、ＭＯＳ構造のデカップリング容量Ｃｄを配置しない。その禁止領域にはデカップリング容量Ｃｄの代わりとして、本発明の実施の形態７による電源間クランプ回路１５のいずれかを配置することで、ＭＯＳトランジスタＭｎ２、Ｍｐ２のＭＯＳ構造のデカップリング容量Ｃｄの代用として使用することが可能である。
《静電保護回路の半導体デバイス》
図４０は、図３９に示した本発明の実施の形態７による半導体集積回路に含まれる出力静電保護回路１３もしくは入力静電保護回路１９を構成する第１ダイオードＤ１と第２ダイオードＤ２との半導体デバイスを説明する図である。
図４０(Ａ)の等価回路に示すように、図３９に示した本発明の実施の形態７による出力静電保護回路１３または入力静電保護回路１９は電源電圧Ｖｄｄと接地電位Ｖｓｓとの間に直列に接続される第１ダイオードＤ１と第２ダイオードＤ２とを含む。
図４０(Ｂ)の平面構造に示すように出力静電保護回路１３または入力静電保護回路１９の第１ダイオードＤ１は、最外周の斜線の網掛けで示した絶縁分離層Ｉｓｏの内部に形成されたＮ型不純物領域の内部に形成された３個の内周の斜線の網掛けで示した絶縁分離層Ｉｓｏの内部にそれぞれ形成された長辺と短辺とを有する長方形の平面構造を有する３個のＰ型不純物領域によって構成されている。尚、図４０(Ｂ)の平面構造では示していないが、最外周の絶縁分離層Ｉｓｏの内部に形成されたＮ型不純物領域の直下に、Ｎ型ウェル領域Ｎ−Ｗｅｌｌが形成されている。
更に、図４０(Ｂ)の平面構造に示した第１ダイオードＤ１の３個の内周の絶縁分離層Ｉｓｏの内部にそれぞれ形成された３個のＰ型不純物領域の表面に、コバルトシリサイドＣｏＳｉが形成されている。この第１ダイオードＤ１の３個のＰ型不純物領域のうちでは第２ダイオードＤ２と対向する長方形の平面構造の短辺の部分では幅が１番狭く直列抵抗が最小であるシリサイドブロックが使用されるか、またはシリサイドブロックが実質的に形成されていないので、この対向部分がウィークスポットＷｋ＿Ｓｐとなるものである。従って、最外周の斜線の絶縁分離層Ｉｓｏの内部に形成されたＮ型不純物領域では、第１ダイオードＤ１の３個のＰ型不純物領域の短辺の部分のウィークスポットＷｋ＿Ｓｐと対向する部分では複数のコンタクトが破線Ｄｅｌに示すように完全に省略されている。この複数のコンタクトの省略によりウィークスポットＷｋ＿Ｓｐの直列抵抗が増加するので、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。
図４０(Ｂ)の平面構造に示すように出力静電保護回路１３または入力静電保護回路１９の第２ダイオードＤ２は、最外周の斜線の網掛けで示した絶縁分離層Ｉｓｏの内部に形成されたＰ型不純物領域の内部に形成された３個の内周の斜線の網掛けで示した絶縁分離層Ｉｓｏの内部にそれぞれ形成された長辺と短辺とを有する長方形の平面構造を有する３個のＮ型不純物領域によって構成されている。尚、図４０(Ｂ)の平面構造では示していないが、最外周の絶縁分離層Ｉｓｏの内部に形成されたＰ型不純物領域の直下に、Ｐ型ウェル領域Ｐ−Ｗｅｌｌが形成されている。
更に、図４０(Ｂ)の平面構造に示した第２ダイオードＤ２の３個の内周の絶縁分離層Ｉｓｏの内部にそれぞれ形成された３個のＮ型不純物領域の表面に、コバルトシリサイドＣｏＳｉが形成されている。この第２ダイオードＤ２の３個のＮ型不純物領域のうちでは第１ダイオードＤ１と対向する長方形の平面構造の短辺の部分では幅が１番狭く直列抵抗が最小であるシリサイドブロックが使用されるか、またはシリサイドブロックが実質的に形成されていないので、この対向部分がウィークスポットＷｋ＿Ｓｐとなるものである。従って、最外周の斜線の絶縁分離層Ｉｓｏの内部に形成されたＰ型不純物領域では、第２ダイオードＤ２の３個のＮ型不純物領域の短辺の部分のウィークスポットＷｋ＿Ｓｐと対向する部分では複数のコンタクトが破線Ｄｅｌに示すように完全に省略されている。この複数のコンタクトの省略によりウィークスポットＷｋ＿Ｓｐの直列抵抗が増加するので、ウィークスポットＷｋ＿Ｓｐが破壊される危険性を低減することが可能となる。
尚、入力部のゲート保護回路で使用するダイオードは、図４０に示したシリサイドのＥＳＤ保護ダイオードを使用した入力静電保護回路１９のタイプではなく、通常のダイオードを使用してゲート保護することも可能である。
《半導体集積回路の鳥瞰図》
図４１は、図３９に示した本発明の実施の形態７によるデカップリング容量を内蔵する半導体集積回路の構成を示す鳥瞰図である。
図４１に示すように、図３９に示した長方形の半導体チップの下部長辺と右部短辺と上部長辺と左部短辺とに沿って、幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとがそれぞれ周回配線形状、あるいは周回配線形状に加えてチップの内部を縦方向や横方向に縦断するように形成される。具体的には、図４１に示すように、幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとは並列に配置されることで、この２本の線間寄生容量もデカップリング容量の一部として利用される。更に具体的には、図４１に示すように、幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとは、半導体集積回路の半導体製造プロセスを利用した多層配線により並列に配置されることで、この２本の線間寄生容量の容量値が更に増大される。また、幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとは、多層配線のうちの同一層配線を使用して横方向に隣接して並走させることで容量値を増大させることも可能である。
更に図４１に示すように、図３９に示した長方形の半導体チップの下部長辺に沿って配置禁止領域Ｃｄ＿Ｐｒｏｈが形成され、この配置禁止領域Ｃｄ＿Ｐｒｏｈの内部には図３８に示した本発明の実施の形態７によるデカップリング容量Ｃｄを配置することが禁止されている。
また図４１に示すように、半導体集積回路の内部回路に動作電圧を供給するための支線電源配線Ｓｕｂ＿Ｖｄｄと支線接地配線Ｓｕｂ＿Ｖｓｓとがそれぞれ幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとから分岐するように形成されている。図４１に示したように、支線電源配線Ｓｕｂ＿Ｖｄｄと支線接地配線Ｓｕｂ＿Ｖｓｓは並列に配置されることで、この２本の支線間寄生容量もデカップリング容量の一部として利用される。更に具体的には図４１に示したように、支線電源配線Ｓｕｂ＿Ｖｄｄと支線接地配線Ｓｕｂ＿Ｖｓｓは、半導体集積回路の半導体製造プロセスを利用した多層配線により並列に配置されることで、この２本の支線間寄生容量の容量値が更に増大される。
更に、図４１には、図３９に示した幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとの間のデカップリング容量Ｃｄの接続が禁止された配置禁止部分Ｃｄ＿ＮＧ４が示され、図３９に示した幹線電源配線Ｍａｉｎ＿Ｖｄｄと幹線接地配線Ｍａｉｎ＿Ｖｓｓとの間のデカップリング容量Ｃｄの接続が許可された配置許可部分Ｃｄ＿ＯＫ１、Ｃｄ＿ＯＫ３が示されている。
また更に図４１には、図３９に示した長方形の半導体チップの下部長辺に沿って形成された中央処理ユニット(ＣＰＵ)もしくはアプリケーションプロセッサとデータ送受信を実行するための複数の入出力端子(ＩＯ１、ＩＯ２…ＩＯｘ)１０と電源端子１１と接地端子１２とが示されている。
また更に図４１には、図３９に示した長方形の半導体チップの上部長辺に沿って形成された表示デバイスである液晶表示デバイス(ＬＣＤ)を駆動する液晶駆動出力電圧を生成する複数の出力端子ＯＵＴ…ＯＵＴが示されている。
《半導体集積回路と液晶表示デバイスとの接続》
図４２は、図３９と図４１に示した本発明の実施の形態７の半導体集積回路が液晶表示デバイス(ＬＣＤ)と接続される様子を示す図である。
図３９と図４１とに示した本発明の実施の形態７の半導体集積回路は、図４２の下部においてＬＣＤドライバＬＣＤ＿ＤＲとして示されている。
図３９と図４１と同様に図４２の下部のＬＣＤドライバＬＣＤ＿ＤＲの長方形の半導体チップの下部長辺に沿って、中央処理ユニット(ＣＰＵ)またはアプリケーションプロセッサとデータ送受信を実行するための複数の入出力端子(ＩＯ１、ＩＯ２…ＩＯｘ)１０と電源端子１１と接地端子１２とが形成されている。このＬＣＤドライバＬＣＤ＿ＤＲの長方形の半導体チップの下部長辺には、図３９で説明した入力バッファ１８と出力バッファ１８と出力静電保護回路１３と入力静電保護回路１９とに対応する入出力回路・入出力静電保護回路３９１が形成される。この入出力回路・入出力静電保護回路３９１の内部には、上述した本発明の種々の実施の形態のいずかによって構成される複数の電源間クランプ回路１５が分散して形成されている。
図４２の下部のＬＣＤドライバＬＣＤ＿ＤＲの長方形の半導体チップの略中央部には、論理回路３９２とアナログ回路３９３と内蔵メモリ３９４が形成されている。
論理回路３９２はＬＣＤドライバＬＣＤ＿ＤＲの長方形の半導体チップの下部長辺での複数の入出力端子１０に供給される制御信号に応答して、ＬＣＤドライバＬＣＤ＿ＤＲの内部動作を制御する内部制御信号を生成する。
スタティックランダムアクセスメモリ(ＳＲＡＭ)により構成された内蔵メモリ３９４は、ＬＣＤドライバＬＣＤ＿ＤＲの長方形の半導体チップの下部長辺での複数の入出力端子１０から供給される表示情報を格納する。
アナログ回路３９３は、内蔵メモリ３９４に格納された表示情報に応答してＬＣＤドライバＬＣＤ＿ＤＲのソース線ＳＬに供給されるソース駆動出力信号に含まれる階調電圧を生成する階調電圧生成回路等を含むものである。
図３９と図４１と同様に図４２の下部のＬＣＤドライバＬＣＤ＿ＤＲの長方形の半導体チップの上部長辺に沿って、ソース線駆動出力回路３９５とゲート線駆動出力回路３９６とソース線出力静電保護回路３９７とゲート線出力静電保護回路３９８とが形成される。ソース線駆動出力回路３９５は、アナログ回路３９３に含まれる階調電圧生成回路から生成される階調電圧に応答して、ＬＣＤドライバＬＣＤ＿ＤＲのソース線ＳＬに供給されるソース線駆動出力信号を生成する。ゲート線駆動出力回路３９６は、論理回路３９２から生成される内部制御信号に応答して、ＬＣＤドライバＬＣＤ＿ＤＲのゲート線ＧＬに供給されるゲート線駆動出力信号を生成する。ソース線出力静電保護回路３９７はソース線出力端子に印加される外部サージ電圧によりソース線駆動出力回路３９５のＭＯＳトランジスタが破壊されることを保護するものであり、ゲート線出力静電保護回路３９８はゲート線出力端子に印加される外部サージ電圧によりゲート線駆動出力回路３９６のＭＯＳトランジスタが破壊されることを保護するものである。
更に図３９と図４１と同様に図４２の下部のＬＣＤドライバＬＣＤ＿ＤＲの長方形の半導体チップの上部長辺に沿って、表示デバイスである液晶表示デバイス(ＬＣＤ)を駆動する複数の出力端子ＯＵＴ…ＯＵＴが形成されている。この複数の出力端子ＯＵＴ…ＯＵＴは、ソース線出力静電保護回路３９７のソース線出力端子とゲート線出力静電保護回路３９８のゲート線出力端子とを含むものである。図４２の下部のＬＣＤドライバＬＣＤ＿ＤＲの長方形の半導体チップの上部長辺に沿って、上述した本発明の種々の実施の形態のいずかによって構成される複数の電源間クランプ回路１５が分散して形成されている。
図４２の上部には、図３９と図４１とに示した本発明の実施の形態７の半導体集積回路であるＬＣＤドライバＬＣＤ＿ＤＲにより駆動される液晶表示デバイス(ＬＣＤ)の液晶パネルＬＣＤ＿ＰＮＬが示されている。液晶パネルＬＣＤ＿ＰＮＬには複数の液晶セルＬＣＤ＿Ｃｅｌｌが横方向と縦方向にマトリックス状に配置され、液晶パネルＬＣＤ＿ＰＮＬの横方向に配置された複数のゲート線ＧＬはＬＣＤドライバＬＣＤ＿ＤＲのゲート線駆動出力回路３９６のゲート線駆動出力信号により駆動され、液晶パネルＬＣＤ＿ＰＮＬの縦方向に配置された複数のソース線ＳＬはＬＣＤドライバＬＣＤ＿ＤＲのソース線駆動出力回路３９５のソース線駆動出力信号により駆動される。
液晶セルＬＣＤ＿Ｃｅｌｌは、薄膜トランジスタ(ＴＦＴ)Ｑと液晶容量ＬＣＤを含み、薄膜トランジスタＱのソース電極とゲート電極とドレイン電極とはそれぞれソース線ＳＬとゲート線ＳＬと液晶容量ＬＣＤに接続されている。
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、ドレイン不純物領域の表面とソース不純物領域の表面とガードリングとして機能するＰ型不純物領域の表面とにシリサイドを形成する高融点金属としては、コバルトＣｏ以外にタングステンＷを使用して、タングステンシリサイドＷＳｉを形成することも可能である。
更に半導体集積回路１の基板としては、Ｐ型基板Ｐｓｕｂにのみ限定されるものではなく、シリコンオンインシュレータ(ＳＯＩ)基板やサファイア基板を使用することも可能である。
また、上述した説明において、接地端子には対応する電源端子に給電される電圧よりも低い任意の電圧が供給可能であることは言うまでもない。
また更に本発明による半導体集積回路１において、電源端子１１と接地端子１２との間に接続されるデカップリング容量Ｃｄとしては図３８に示した本発明の実施の形態７によるＭＯＳ容量にのみ限定されるものではない。このデカップリング容量Ｃｄの他の構成としては、金属(Ｍ)と絶縁膜(Ｉ)と金属(Ｍ)との積層構造によるＭＩＭ容量やＰ型不純物領域とＮ型不純物領域との間のＰＮ接合の寄生容量等を使用することが可能である。また、本発明の実施の形態７によるＭＯＳ容量の構造において、ゲートとウェルの間で容量として機能すれば、その構造は図３８に限定されるものではない。尚、このＭＩＭ容量やこのＰＮ接合の寄生容量の降伏破壊電圧よりも、上述の代用容量として使用される電源間クランプ回路１５を構成するＭＯＳトランジスタのドレインでのクランプ降伏開始電圧または電源保護回路１６を構成する第３ダイオードＤ３のＰＮ接合でのクランプ降伏開始電圧を低く設定するものである。
また図３９と図４１と図４２とに示した本発明の実施の形態７による半導体集積回路によって駆動される表示デバイスは液晶表示デバイス(ＬＣＤ)にのみ限定されるものではない。その他の表示デバイスとしては、有機エレクトロルミネッセンス表示デバイスやプラズマディスプレイデバイス等が使用されることが可能である。
１…半導体集積回路
１０…外部端子
１１…電源端子
１２…接地端子
１３…静電保護回路
１４…出力バッファ
１５…電源間クランプ回路
１６…電源保護回路
１７…スイッチ回路
１８…入力バッファ
１９…静電保護回路
Ｐ−Ｗｅｌｌ…Ｐ型ウェル領域
Ｎ−Ｗｅｌｌ…Ｎ型ウェル領域
Ｇ…ゲート
Ｄ…ドレイン不純物領域
Ｓ…ソース不純物領域
Ｉｓｏ…絶縁分離層
Ｇｒｄ＿Ｒｎｇ…ガードリング
Ｗｋ＿Ｓｐ…ウィークスポット
Ｄｅｌ…コンタクト省略部分
Ａ…アノード領域
Ｋ…カソード領域

Claims (27)

  1. 静電保護回路を具備する半導体集積回路であって、
    前記半導体集積回路は、前記静電保護回路の保護素子を形成するために、第１導電型の半導体領域と、前記第１導電型と反対導電型である第２導電型の第１不純物領域と、前記第１導電型の第２不純物領域により形成されたガードリングとを具備して、
    前記第１不純物領域は、少なくとも長辺と短辺とを有する長方形の平面構造として前記半導体領域の内部に形成され、
    前記第２不純物領域により形成された前記ガードリングは、前記第１不純物領域の周辺を取り囲むようにリング型平面形状で前記半導体領域の内部に形成され、
    前記第１不純物領域の前記長方形の平面構造の前記短辺には、破壊の危険性が他の部分より高いウィークスポットが形成され、
    前記長方形の平面構造の前記長辺と対向する前記ガードリングの第１部分では、前記長辺の方向に沿って配列された複数の電気的コンタクトが形成され、
    前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの第２部分では、複数の電気的コンタクトの形成が省略された
    ことを特徴とする半導体集積回路。
  2. 請求項１において、
    前記第２導電型の前記第１不純物領域は、前記短辺の方向に繰り返して形成された複数の第１不純物領域を含み、
    前記複数の第１不純物領域の間には、ＭＯＳトランジスタのゲート電極が前記長辺の方向に沿って形成され、
    前記複数の第１不純物領域の一方と他方とは、前記ＭＯＳトランジスタのソースとドレインとしてそれぞれ機能するものであり、
    前記ＭＯＳトランジスタの基板として機能する前記第１導電型の前記半導体領域は、前記ガードリングを介して前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と電気的に接続され、
    前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の平面構造の前記短辺には、前記ウィークスポットが形成され、
    前記ガードリングの内部には、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と前記ＭＯＳトランジスタの前記ゲート電極と前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方とが形成され、
    前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記長辺と対向する前記ガードリングの前記第１部分では、前記長辺の方向に沿って配列された前記複数の電気的コンタクトが形成され、
    前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第２部分では、複数の電気的コンタクトの形成が省略された
    ことを特徴とする半導体集積回路。
  3. 請求項２において、
    前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方は複数のソース不純物領域を含み、前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方は複数のドレイン不純物領域を含み、前記ＭＯＳトランジスタの前記ゲート電極は複数のゲート電極を含み、
    前記ガードリングの前記内部には、前記複数のソース不純物領域と前記複数のゲート電極と前記複数のドレイン不純物領域とが形成された
    ことを特徴とする半導体集積回路。
  4. 請求項３において、
    前記ＭＯＳトランジスタの前記複数のドレイン不純物領域としての前記複数の第１不純物領域の複数の前記長方形の平面構造の複数の短辺には、複数のウィークスポットが形成され、
    前記複数の前記長方形の平面構造の前記複数の短辺に形成される前記複数のウィークスポットと対向する前記ガードリングの複数の第２部分では、複数の電気的コンタクトの形成が省略された
    ことを特徴とする半導体集積回路。
  5. 請求項２において、
    前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記短辺と対向する前記ガードリングの第３部分でも、複数の電気的コンタクトの形成が省略された
    ことを特徴とする半導体集積回路。
  6. 請求項５において、
    前記第２不純物領域によって形成された前記ガードリングの周辺には、前記第２導電型の第３不純物領域によって形成された他のガードリングが形成され、
    前記第１導電型の前記半導体領域の周辺で前記他のガードリングの直下には、前記第２導電型の他の半導体領域が形成され、
    前記第２導電型の前記他の半導体領域には、前記他のガードリングを介して、所定の電圧が供給可能とされた
    ことを特徴とする半導体集積回路。
  7. 請求項１において、
    前記第２導電型の前記第１不純物領域は前記保護素子としてのダイオードのカソードとアノードの一方として機能する一方、前記第１導電型の前記半導体領域と前記第１導電型の前記第２不純物領域により形成されたガードリングとは前記保護素子としての前記ダイオードの前記カソードと前記アノードの他方として機能するものであり、
    前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記第２導電型の前記第１不純物領域の前記長方形の平面構造の前記短辺には、前記ウィークスポットが形成され、
    前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記第２導電型の前記第１不純物領域の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの第２部分では、複数の電気的コンタクトの形成が省略された
    ことを特徴とする半導体集積回路。
  8. 請求項７において、
    前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記第２導電型の前記第１不純物領域は、複数の第１不純物領域を含み、
    前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記複数の第１不純物領域の前記長方形の平面構造の前記短辺には、前記ウィークスポットが形成され、
    前記ガードリングの内部には、前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記複数の第１不純物領域が形成され、
    前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記複数の第１不純物領域の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第２部分では、複数の電気的コンタクトの形成が省略された
    ことを特徴とする半導体集積回路。
  9. 請求項１において、
    前記第２導電型の前記第１不純物領域は、前記短辺の方向に繰り返して形成された複数の第１不純物領域を含み、
    前記複数の第１不純物領域の間には、ＭＯＳトランジスタのゲート電極が前記長辺の方向に沿って形成され、
    前記複数の第１不純物領域の一方と他方とは、前記ＭＯＳトランジスタのソースとドレインとしてそれぞれ機能するものであり、
    前記第２不純物領域により形成された前記ガードリングおよび前記ＭＯＳトランジスタの基板として機能する前記第１導電型の前記半導体領域と、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と、前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方とは、それぞれ相違した駆動電圧によって駆動可能とされ、
    前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記短辺と前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の平面構造の前記短辺には、前記ウィークスポットが形成され、
    前記ガードリングの内部には、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と前記ＭＯＳトランジスタの前記ゲート電極と前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方とが形成され、
    前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記長辺と対向する前記ガードリングの前記第１部分では、前記長辺の方向に沿って配列された前記複数の電気的コンタクトが形成され、
    前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第２部分では、複数の電気的コンタクトの形成が省略され、
    前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第２部分では、複数の電気的コンタクトの形成が省略された
    ことを特徴とする半導体集積回路。
  10. 請求項９において、
    前記ガードリングおよび前記基板と、前記ソースと、前記ドレインとが、前記それぞれ相違した駆動電圧によって駆動可能な前記ＭＯＳトランジスタは、前記半導体集積回路の外部に配置される外部容量を使用したスイッチ回路に使用されるスイッチである
    ことを特徴とする半導体集積回路。
  11. 請求項１において、
    前記半導体集積回路は、外部出力端子と、当該外部出力端子を駆動する出力バッファとを更に具備して、
    前記静電保護回路は、前記半導体集積回路の外部から供給されるサージ電圧により前記出力バッファが破壊されることを防止する
    ことを特徴とする半導体集積回路。
  12. 請求項１において、
    前記半導体集積回路は、外部入力端子と、当該外部入力端子に接続された入力バッファとを更に具備して、
    前記静電保護回路は、前記半導体集積回路の外部から供給されるサージ電圧により前記入力バッファが破壊されることを防止する
    ことを特徴とする半導体集積回路。
  13. 静電保護回路を具備する半導体集積回路であって、
    前記半導体集積回路は、前記静電保護回路の保護素子を形成するために、第１導電型の半導体領域と、前記第１導電型と反対導電型である第２導電型の第１不純物領域と、前記第１導電型の第２不純物領域により形成されたガードリングとを具備して、
    前記第１不純物領域は、少なくとも長辺と短辺とを有する長方形の平面構造として前記半導体領域の内部に形成され、
    前記第２不純物領域により形成された前記ガードリングは、前記第１不純物領域の周辺を取り囲むようにリング型平面形状で前記半導体領域の内部に形成され、
    前記長方形の平面構造の前記長辺と対向する前記ガードリングの第１部分では、前記長辺の方向に沿って配列された複数の電気的コンタクトが形成され、
    前記長方形の平面構造の前記短辺である２辺の各々と対向する前記ガードリングに、前記短辺の方向に沿って配列された複数の電気的コンタクトが形成され、
    前記長方形の平面構造の前記短辺である２辺の各々と対向する前記ガードリングの両第２部分では、各々部分的に複数の電気的コンタクトの形成が省略された
    ことを特徴とする半導体集積回路。
  14. 請求項１３において、
    前記第２導電型の前記第１不純物領域は、前記短辺の方向に繰り返して形成された複数の第１不純物領域を含み、
    前記複数の第１不純物領域の間には、ＭＯＳトランジスタのゲート電極が前記長辺の方向に沿って形成され、
    前記複数の第１不純物領域の一方と他方とは、前記ＭＯＳトランジスタのソースとドレインとしてそれぞれ機能するものであり、
    前記ＭＯＳトランジスタの基板として機能する前記第１導電型の前記半導体領域は、前記ガードリングを介して前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と電気的に接続され、
    前記ガードリングの内部には、前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方と前記ＭＯＳトランジスタの前記ゲート電極と前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方とが形成され、
    前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記長辺と対向する前記ガードリングの前記第１部分では、前記長辺の方向に沿って配列された前記複数の電気的コンタクトが形成され、
    前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方の前記長方形の平面構造の前記短辺と対向する前記ガードリングの前記第２部分では、複数の電気的コンタクトの形成が省略された
    ことを特徴とする半導体集積回路。
  15. 請求項１４において、
    前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方は複数のソース不純物領域を含み、前記ＭＯＳトランジスタの前記ドレインとして機能する前記複数の第１不純物領域の前記他方は複数のドレイン不純物領域を含み、前記ＭＯＳトランジスタの前記ゲート電極は複数のゲート電極を含み、
    前記ガードリングの前記内部には、前記複数のソース不純物領域と前記複数のゲート電極と前記複数のドレイン不純物領域とが形成された
    ことを特徴とする半導体集積回路。
  16. 請求項１５において、
    前記ＭＯＳトランジスタの前記複数のドレイン不純物領域としての前記複数の第１不純物領域の複数の前記長方形の平面構造の複数の短辺と対向する前記ガードリングの複数の第２部分では、複数の電気的コンタクトの形成が省略された
    ことを特徴とする半導体集積回路。
  17. 請求項１４において、
    前記ＭＯＳトランジスタの前記ソースとして機能する前記複数の第１不純物領域の前記一方の前記長方形の平面構造の前記短辺と対向する前記ガードリングの第３部分でも、複数の電気的コンタクトの形成が省略された
    ことを特徴とする半導体集積回路。
  18. 請求項１７において、
    前記第２不純物領域によって形成された前記ガードリングの周辺には、前記第２導電型の第３不純物領域によって形成された他のガードリングが形成され、
    前記第１導電型の前記半導体領域の周辺で前記他のガードリングの直下には、前記第２導電型の他の半導体領域が形成され、
    前記第２導電型の前記他の半導体領域には、前記他のガードリングを介して、所定の電圧が供給可能とされた
    ことを特徴とする半導体集積回路。
  19. 請求項２において、
    前記半導体集積回路は、前記半導体集積回路の外部から電源電圧と接地電位とがそれぞれ供給される外部電源端子と外部接地端子とを更に具備して、
    前記静電保護回路は、前記外部電源端子と前記外部接地端子との間に接続された電源間クランプ回路を含むものであり、
    前記電源間クランプ回路の前記保護素子としての前記ＭＯＳトランジスタの前記ドレインと前記ソースとの間の電流経路は前記外部電源端子と前記外部接地端子との間に接続された
    ことを特徴とする半導体集積回路。
  20. 請求項１９において、
    前記半導体集積回路は、前記電源間クランプ回路の前記保護素子としての前記ＭＯＳトランジスタが電源間クランプ動作を開始するターンオン電圧よりも高い降伏破壊電圧を有するデカップリング容量を更に具備して、
    前記デカップリング容量は、前記外部電源端子と前記外部接地端子との間に接続された
    ことを特徴とする半導体集積回路。
  21. 請求項２０において、
    前記デカップリング容量は、前記電源間クランプ回路の前記保護素子としての前記ＭＯＳトランジスタと前記半導体集積回路の半導体製造プロセスによって同時形成されるＭＯＳ容量である
    ことを特徴とする半導体集積回路。
  22. 請求項２１において、
    前記半導体集積回路は、互いに対向する第１と第２の長辺と互いに対向する第１と第２の短辺とを有する長方形の半導体チップによって形成され、
    前記長方形の前記半導体チップの前記第１と第２の長辺と前記第１と第２の短辺に沿って、幹線電源配線と幹線接地配線とがそれぞれ周回配線形状で形成されたものであり、
    前記半導体チップの前記第１の長辺には、前記半導体集積回路の外部から表示情報データが供給される複数の信号端子と、前記電源電圧が供給される前記外部電源端子と、前記接地電位が供給される前記外部接地端子とが形成され、
    前記半導体チップの前記第２の長辺には、前記半導体集積回路の外部の表示デバイスを駆動するための複数の出力信号を生成する複数の出力端子が形成され、
    前記長方形の半導体チップの内部で、前記第２の長辺から離間するとともに前記第１の長辺に近接して、前記第１の長辺と平行な長辺を持つ配置禁止領域が設定され、
    前記配置禁止領域の内部または近傍において、前記幹線電源配線と前記外部電源端子とが接続され、前記幹線接地配線と前記外部接地端子とが接続されたものである。
    前記配置禁止領域の前記内部では、前記デカップリング容量の配置が禁止された
    ことを特徴とする半導体集積回路。
  23. 請求項２２において、
    前記長方形の半導体チップの前記内部で、前記配置禁止領域以外の領域が配置許可領域に設定され、
    前記配置許可領域の内部には、前記デカップリング容量が配置されたものであり、
    前記配置許可領域の前記内部に配置された前記デカップリング容量は、前記電源間クランプ回路を介して前記外部電源端子および前記外部接地端子と接続された
    ことを特徴とする半導体集積回路。
  24. 請求項２３において、
    前記半導体集積回路は、支線電源配線と支線接地配線とを更に具備して、
    前記支線電源配線と前記支線接地配線は、前記配置許可領域の前記内部に配置された内部回路に動作電圧を供給するものであり、
    前記支線電源配線の一端と前記支線接地配線の一端とはそれぞれ前記幹線電源配線と前記幹線接地配線に接続される一方、前記支線電源配線の他端と前記支線接地配線の他端とはそれぞれ前記幹線電源配線と前記幹線接地配線に非接続とされたものであり、
    前記支線電源配線の前記他端と前記支線接地配線の前記他端との間には、少なくとも前記電源間クランプ回路が接続された
    ことを特徴とする半導体集積回路。
  25. 請求項２４において、
    前記支線電源配線の前記他端と前記支線接地配線の前記他端との間には、前記電源間クランプ回路と並列に、前記デカップリング容量が接続された
    ことを特徴とする半導体集積回路。
  26. 請求項１９において、
    前記電源間クランプ回路は、前記外部電源端子と前記外部接地端子との間に直列接続された時定数形成抵抗と時定数形成容量を有する時定数回路を含み、
    前記時定数回路の出力信号は、前記電源間クランプ回路の前記保護素子としての前記ＭＯＳトランジスタの前記ゲート電極を駆動することを特徴とする半導体集積回路。
  27. 請求項２６において、
    前記電源間クランプ回路は、前記時定数回路の出力端子と前記保護素子としての前記ＭＯＳトランジスタの前記ゲート電極とに入力端子と出力端子とがそれぞれ接続されたＣＭＯＳインバータを更に含んだ
    ことを特徴とする半導体集積回路。
JP2012096465A 2011-07-25 2012-04-20 半導体集積回路 Expired - Fee Related JP6022804B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2012096465A JP6022804B2 (ja) 2011-07-25 2012-04-20 半導体集積回路
TW101122772A TWI553819B (zh) 2011-07-25 2012-06-26 Semiconductor integrated circuit
TW105122424A TWI594394B (zh) 2011-07-25 2012-06-26 Semiconductor integrated circuit
KR1020120080824A KR20130012565A (ko) 2011-07-25 2012-07-24 반도체 집적 회로
CN201210258980.6A CN102903715B (zh) 2011-07-25 2012-07-25 半导体集成电路
US13/557,923 US9941358B2 (en) 2011-07-25 2012-07-25 Semiconductor integrated circuit with guard ring
US15/921,643 US10411095B2 (en) 2011-07-25 2018-03-14 Semiconductor integrated circuit with guard ring

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011161732 2011-07-25
JP2011161732 2011-07-25
JP2012096465A JP6022804B2 (ja) 2011-07-25 2012-04-20 半導体集積回路

Publications (2)

Publication Number Publication Date
JP2013048209A JP2013048209A (ja) 2013-03-07
JP6022804B2 true JP6022804B2 (ja) 2016-11-09

Family

ID=47575884

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012096465A Expired - Fee Related JP6022804B2 (ja) 2011-07-25 2012-04-20 半導体集積回路

Country Status (5)

Country Link
US (2) US9941358B2 (ja)
JP (1) JP6022804B2 (ja)
KR (1) KR20130012565A (ja)
CN (1) CN102903715B (ja)
TW (2) TWI553819B (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013179593A1 (ja) * 2012-05-29 2013-12-05 パナソニック株式会社 半導体記憶装置および半導体記憶装置を搭載した半導体装置
CN104104378B (zh) * 2013-04-10 2018-11-13 联华电子股份有限公司 输出缓冲器
US9214433B2 (en) * 2013-05-21 2015-12-15 Xilinx, Inc. Charge damage protection on an interposer for a stacked die assembly
CN103618301A (zh) * 2013-11-11 2014-03-05 成都市晶林电子技术有限公司 车载终端静电保护电路
KR102269601B1 (ko) * 2014-01-14 2021-06-28 삼성전자주식회사 이중 초점 렌즈 및 이를 포함하는 촬상 장치
KR102248282B1 (ko) * 2014-01-21 2021-05-06 삼성전자주식회사 Cmos 반도체 장치
JP6311468B2 (ja) * 2014-06-12 2018-04-18 株式会社ソシオネクスト 半導体装置および集積回路
US9450044B2 (en) 2014-08-20 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Guard ring structure and method of forming the same
TWI569126B (zh) 2015-08-31 2017-02-01 威盛電子股份有限公司 輸出緩衝裝置
TWI596856B (zh) * 2016-01-25 2017-08-21 敦泰電子股份有限公司 電路系統
JP6622611B2 (ja) * 2016-02-10 2019-12-18 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP6652406B2 (ja) * 2016-03-04 2020-02-19 株式会社メガチップス Ｅｓｄ保護回路
TWI574372B (zh) * 2016-03-31 2017-03-11 旺宏電子股份有限公司 靜電放電保護裝置及其應用
US10147716B2 (en) 2016-03-31 2018-12-04 Macronix International Co., Ltd. Electrostatic discharge protection apparatus and applications thereof
US10090291B2 (en) * 2016-04-26 2018-10-02 United Microelectronics Corp. Electrostatic discharge protection semiconductor device and layout structure of ESD protection semiconductor device
US9754966B1 (en) * 2016-04-26 2017-09-05 Nxp Usa, Inc. Semiconductor on insulator (SOI) block with a guard ring
TWI595628B (zh) * 2016-10-19 2017-08-11 國立臺灣師範大學 靜電放電防護電路及積體電路
JP2018120955A (ja) * 2017-01-25 2018-08-02 ルネサスエレクトロニクス株式会社 半導体装置
WO2018211661A1 (ja) * 2017-05-18 2018-11-22 三菱電機株式会社 半導体装置
US10411005B2 (en) 2017-11-15 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Intelligent diode structures
TWI640163B (zh) * 2018-02-01 2018-11-01 晨星半導體股份有限公司 輸入介面電路
US10944256B2 (en) * 2018-03-29 2021-03-09 Intel Corporation On-die circuitry for electrostatic discharge protection (ESD) analysis
US10304820B1 (en) * 2018-03-30 2019-05-28 Macronix International Co., Ltd. Electrostatic discharge protection apparatus and applications thereof
JP7316034B2 (ja) * 2018-11-14 2023-07-27 ローム株式会社 ドライバ回路
US10892316B2 (en) 2018-11-15 2021-01-12 Google Llc High density ball grid array (BGA) package capacitor design
WO2020113175A2 (en) * 2018-11-29 2020-06-04 OctoTech, Inc. Cmos rf power limiter and esd protection circuits
US10892236B2 (en) * 2019-04-30 2021-01-12 Qualcomm Incorporated Integrated circuit having a periphery of input/output cells
US11282831B2 (en) 2019-09-18 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having multiple electrostatic discharge (ESD) paths
CN112713864A (zh) * 2019-10-25 2021-04-27 立锜科技股份有限公司 用于总线传送数据的输出级电路
US11626719B2 (en) * 2020-03-31 2023-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge (ESD) protection circuit and method of operating the same
DE102021101241A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Schutzschaltung für elektrostatische entladung (esd) und verfahren zum betreiben derselben
EP3955443A1 (de) * 2020-08-12 2022-02-16 Siemens Aktiengesellschaft Fehlertoleranter betrieb eines stromrichters
CN111883530B (zh) * 2020-09-28 2020-12-25 南京晶驱集成电路有限公司 电容器及其制备方法
US11855074B2 (en) * 2021-02-08 2023-12-26 Globalfoundries U.S. Inc. Electrostatic discharge devices
TWI835032B (zh) * 2021-12-02 2024-03-11 財團法人工業技術研究院 電源供應器
TWI790861B (zh) * 2021-12-16 2023-01-21 世界先進積體電路股份有限公司 靜電放電保護電路
JP2023137056A (ja) 2022-03-17 2023-09-29 キオクシア株式会社 半導体装置、及び、半導体装置のテスト方法
TWI819717B (zh) * 2022-07-25 2023-10-21 國立陽明交通大學 半導體裝置及其製造方法
CN115954355B (zh) * 2023-03-06 2023-06-09 合肥晶合集成电路股份有限公司 半导体器件
CN116455371A (zh) * 2023-06-09 2023-07-18 深圳市锦锐科技股份有限公司 一种加强单片机eft高抗干扰电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3161508B2 (ja) * 1996-07-25 2001-04-25 日本電気株式会社 半導体装置
TW454327B (en) * 2000-08-08 2001-09-11 Taiwan Semiconductor Mfg ESD protection circuit triggered by substrate
US6815775B2 (en) * 2001-02-02 2004-11-09 Industrial Technology Research Institute ESD protection design with turn-on restraining method and structures
US20050045952A1 (en) * 2003-08-27 2005-03-03 International Business Machines Corporation Pfet-based esd protection strategy for improved external latch-up robustness
JP4170210B2 (ja) * 2003-12-19 2008-10-22 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7045830B1 (en) * 2004-12-07 2006-05-16 Fairchild Semiconductor Corporation High-voltage diodes formed in advanced power integrated circuit devices
JP4728833B2 (ja) * 2006-02-15 2011-07-20 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP2008011242A (ja) * 2006-06-29 2008-01-17 Sanyo Electric Co Ltd 駆動回路
JP2008091687A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2008147338A (ja) * 2006-12-08 2008-06-26 Nec Electronics Corp 半導体集積回路装置
JP5147044B2 (ja) * 2007-01-16 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2008193019A (ja) * 2007-02-08 2008-08-21 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP5564818B2 (ja) 2009-03-31 2014-08-06 富士通セミコンダクター株式会社 電源クランプ回路

Also Published As

Publication number Publication date
US20180277633A1 (en) 2018-09-27
TW201642435A (zh) 2016-12-01
TWI553819B (zh) 2016-10-11
US20130026550A1 (en) 2013-01-31
US9941358B2 (en) 2018-04-10
US10411095B2 (en) 2019-09-10
JP2013048209A (ja) 2013-03-07
CN102903715B (zh) 2017-08-11
CN102903715A (zh) 2013-01-30
TWI594394B (zh) 2017-08-01
TW201320294A (zh) 2013-05-16
KR20130012565A (ko) 2013-02-04

Similar Documents

Publication Publication Date Title
JP6022804B2 (ja) 半導体集積回路
US10692856B2 (en) Semiconductor integrated circuit device
US7643258B2 (en) Methods and apparatus for electrostatic discharge protection in a semiconductor circuit
JP2007200987A (ja) 半導体集積回路装置
US7889469B2 (en) Electrostatic discharge protection circuit for protecting semiconductor device
CN108447861B (zh) 半导体器件
JP2010109172A (ja) 半導体装置
US9812437B2 (en) Semiconductor integrated circuit device, and electronic appliance using the same
JP2010129663A (ja) 半導体装置
US20050219778A1 (en) Semiconductor device
JP2007227697A (ja) 半導体装置および半導体集積装置
KR101279186B1 (ko) 반도체 장치
JP2006332144A (ja) 集積回路
JP2004247455A (ja) 半導体装置
JP2014053497A (ja) Ｅｓｄ保護回路
JP2014041986A (ja) 半導体装置
JP2015095541A (ja) サージ保護装置
JP2011119485A (ja) 半導体集積装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160311

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160324

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160728

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160915

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161006

R150 Certificate of patent or registration of utility model

Ref document number: 6022804

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees