JP6022804B2 - 半導体集積回路 - Google Patents
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Description
図1に示す半導体集積回路1は、出力端子10と静電保護回路13と出力バッファ14と電源間クランプ回路15と電源保護回路16と電源端子11と接地端子12とを含んでいる。尚、抵抗r1、r2、r3、r4は、配線抵抗である。
出力バッファ14は電源端子11と接地端子12の間に直列接続されたPチャンネルMOSトランジスタMp1とNチャンネルMOSトランジスタMn1を含み、PチャンネルMOSトランジスタMp1のドレインとNチャンネルMOSトランジスタMn1のドレインの駆動出力信号は静電保護回路13を介して出力端子10に供給される。
静電保護回路13は、静電破壊の原因となるサージ電圧が出力端子10に印加された際に出力バッファ14のPチャンネルMOSトランジスタMp1とNチャンネルMOSトランジスタMn1が破壊されることを防止するためのものである。静電保護回路13は第1ダイオードD1と第2ダイオードD2と抵抗R1とを含み、第1ダイオードD1のアノードと第2ダイオードD2のカソードは出力端子10に接続され、第1ダイオードD1のカソードは電源端子11に接続され、第2ダイオードD2のアノードは接地端子12に接続されている。更に、第1ダイオードD1のアノードと第2ダイオードD2のカソードは、抵抗R1を介して出力バッファ14のPチャンネルMOSトランジスタMp1のドレインとNチャンネルMOSトランジスタMn1のドレインとに接続されている。
電源間クランプ回路15はNチャンネルMOSトランジスタMn2と抵抗R2とダイオードD4とを含み、NチャンネルMOSトランジスタMn2のドレインとソースとは電源端子11と接地端子12とにそれぞれ接続され、NチャンネルMOSトランジスタMn2のゲートとソースとの間には抵抗R2とダイオードD4とが並列接続される。
電源保護回路16は第3ダイオードD3を含み、第3ダイオードD3のカソードとアノードとは電源端子11と接地端子12にそれぞれ接続されている。図1に示した半導体集積回路1の接地端子12に接地電位Vssが供給された状態で、電源端子11に負電圧サージパルス電圧が印加されると、第3ダイオードD3が順方向となってサージ放電電流が流れることにより負電圧サージパルス電圧のエネルギーが消費されて、出力バッファ14のPチャンネルMOSトランジスタMp1とNチャンネルMOSトランジスタMn1とが破壊されることを防止することが可能となる。
図1に示したように、接地端子12を基準端子(接地電圧GND=0Vが供給された状態)として、負電圧サージパルス電圧N_Plsを出力端子10に印加するESD試験の場合(電源端子11はオープン状態)、静電保護回路13の第2ダイオードD2が順方向となる第1経路pass1にサージ放電電流が流れる。一方、静電保護回路13の第1ダイオードD1が逆方向となる第2経路pass2には、サージ放電電流が流れない。第1経路pass1にサージ放電電流が流れることにより負電圧サージパルス電圧N_Plsのエネルギーが消費され、出力バッファ14のPチャンネルMOSトランジスタMp1とNチャンネルMOSトランジスタMn1が破壊されることを防止することが可能となる。
図2は、図1と同様に半導体集積回路1の接地端子12を基準端子(接地電圧GND=0Vが供給された状態)として、正電圧サージパルス電圧P_Plsを出力端子10に印加するESD試験の場合(電源端子11はオープン状態)の放電動作を説明する図である。
上述の通り、電源間クランプ回路15は、ESDサージの放電の際の電源間のバイパス素子として重要な機能を有している。しかし、電源間クランプ回路15は、配置依存性の制限特性を有するとともに、素子サイズも大きいと言う問題がある。すなわち、ESDサージの放電は低インピーダンスのルートで発生するので、電源間クランプ回路15自体は低いインピーダンスの素子として設計される。しかし、電源間クランプ回路15の配置場所が不適切な場合には、電源配線抵抗などの寄生的な要因が加わることで、外部端子から見た電源間クランプ回路15の総合的なインピーダンスが大きくなり、意図しない他の素子が先行してオンとなってサージを放電する可能性がある。これが微細化された内部回路の場合には、素子破壊が発生する。従って、電源間クランプ回路15が保護クランプ素子の機能を発揮するためには、回路15を適切な場所に配置しなければならない。また場合によっては、寄生的要因によるインピーダンスの増加を回避するために、複数の電源間クランプ回路15を配置することが必要になることもある。その結果、電源間クランプ回路15の配置によって、半導体チップ面積に対する影響は避けられないものとなる。
図9は、図5に示した半導体集積回路1の静電保護回路13に含まれた第1ダイオードD1の半導体デバイスの構造を説明する図である。
図8(A)から理解されるように、サージ放電電流Iは寄生ダイオードD4を介して、高抵抗のR11とR21を通らないインピーダンスの低い最短ルートを流れることになる。
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
他のより好適な実施の形態では、前記第2不純物領域によって形成された前記ガードリングの周辺には、前記第2導電型の第3不純物領域(N)によって形成された他のガードリング(Grd_Rng)が形成される。
他のより好適な実施の形態では、前記第2不純物領域によって形成された前記ガードリングの周辺には、前記第2導電型の第3不純物領域(N)によって形成された他のガードリング(Grd_Rng)が形成される。
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
《半導体集積回路の構成》
図1は、本発明の実施の形態1による静電保護回路(ESD保護回路)を具備する半導体集積回路の構成を示す図である。
出力バッファ14は電源端子11と接地端子12の間に直列接続されたPチャンネルMOSトランジスタMp1とNチャンネルMOSトランジスタMn1を含み、PチャンネルMOSトランジスタMp1のドレインとNチャンネルMOSトランジスタMn1のドレインの駆動出力信号は静電保護回路13を介して出力端子10に供給される。
静電保護回路13は、静電破壊の原因となるサージ電圧が出力端子10に印加された際に出力バッファ14のPチャンネルMOSトランジスタMp1とNチャンネルMOSトランジスタMn1が破壊されることを防止するためのものである。静電保護回路13は第1ダイオードD1と第2ダイオードD2と抵抗R1とを含み、第1ダイオードD1のアノードと第2ダイオードD2のカソードは出力端子10に接続され、第1ダイオードD1のカソードは電源端子11に接続され、第2ダイオードD2のアノードは接地端子12に接続されている。更に、第1ダイオードD1のアノードと第2ダイオードD2のカソードは、抵抗R1を介して出力バッファ14のPチャンネルMOSトランジスタMp1のドレインとNチャンネルMOSトランジスタMn1のドレインとに接続されている。
電源間クランプ回路15はNチャンネルMOSトランジスタMn2と抵抗R2とダイオードD4とを含み、NチャンネルMOSトランジスタMn2のドレインとソースとは電源端子11と接地端子12とにそれぞれ接続され、NチャンネルMOSトランジスタMn2のゲートとソースとの間には抵抗R2とダイオードD4とが並列接続される。
電源保護回路16は第3ダイオードD3を含み、第3ダイオードD3のカソードとアノードとは電源端子11と接地端子12にそれぞれ接続されている。図1に示した半導体集積回路1の接地端子12に接地電位Vssが供給された状態で、電源端子11に負電圧サージパルス電圧が印加されると、第3ダイオードD3が順方向となってサージ放電電流が流れることにより負電圧サージパルス電圧のエネルギーが消費されて、出力バッファ14のPチャンネルMOSトランジスタMp1とNチャンネルMOSトランジスタMn1とが破壊されることを防止することが可能となる。
図12は、本発明の実施の形態1による電源間クランプ回路15を構成するNチャンネルMOSトランジスタMn2の半導体デバイスを説明する図である。
《電源保護回路の半導体デバイス》
図21は、本発明の比較参考例として本発明に先立って本発明者によって検討された電源保護回路16を構成する第3ダイオードD3の半導体デバイスを説明する図である。本発明に先立った本発明者による検討によって、図21(B)の平面構造と図21(D)の断面構造とに示したウィークスポットWk_Spの部分でPN接合のサージ放電電流の電流密度がそれ以外の部分のPN接合より高くなり、ウィークスポットWk_Spの部分が破壊される危険性が高いことが明らかとされた。
《スイッチ回路の半導体デバイス》
図33は、本発明の比較参考例として本発明に先立って本発明者によって検討されたスイッチ回路17を構成するNチャンネルMOSトランジスタMn3の半導体デバイスを説明する図である。
《静電保護回路の半導体デバイス》
図35は、本発明の実施の形態4による静電保護回路13の第1ダイオードD1と第2ダイオードD2の半導体デバイスを説明する図である。
《半導体集積回路の構成》
図36は、本発明の実施の形態5による静電保護回路(ESD保護回路)を具備する半導体集積回路の構成を示す図である。
《電源間クランプ回路の他の構成》
図37は、本発明の実施の形態6による半導体集積回路における電源間クランプ回路15の他の構成を示す図である。
《デカップリング容量の構成》
図38は、本発明の実施の形態7による半導体集積回路におけるデカップリング容量の半導体デバイスの構成を示す図である。
図39は、本発明の実施の形態7による図38に示したデカップリング容量Cdの半導体集積回路の半導体チップ内部におけるレイアウトの構成を示す図である。
図40は、図39に示した本発明の実施の形態7による半導体集積回路に含まれる出力静電保護回路13もしくは入力静電保護回路19を構成する第1ダイオードD1と第2ダイオードD2との半導体デバイスを説明する図である。
図41は、図39に示した本発明の実施の形態7によるデカップリング容量を内蔵する半導体集積回路の構成を示す鳥瞰図である。
図42は、図39と図41に示した本発明の実施の形態7の半導体集積回路が液晶表示デバイス(LCD)と接続される様子を示す図である。
10…外部端子
11…電源端子
12…接地端子
13…静電保護回路
14…出力バッファ
15…電源間クランプ回路
16…電源保護回路
17…スイッチ回路
18…入力バッファ
19…静電保護回路
P−Well…P型ウェル領域
N−Well…N型ウェル領域
G…ゲート
D…ドレイン不純物領域
S…ソース不純物領域
Iso…絶縁分離層
Grd_Rng…ガードリング
Wk_Sp…ウィークスポット
Del…コンタクト省略部分
A…アノード領域
K…カソード領域
Claims (27)
- 静電保護回路を具備する半導体集積回路であって、
前記半導体集積回路は、前記静電保護回路の保護素子を形成するために、第1導電型の半導体領域と、前記第1導電型と反対導電型である第2導電型の第1不純物領域と、前記第1導電型の第2不純物領域により形成されたガードリングとを具備して、
前記第1不純物領域は、少なくとも長辺と短辺とを有する長方形の平面構造として前記半導体領域の内部に形成され、
前記第2不純物領域により形成された前記ガードリングは、前記第1不純物領域の周辺を取り囲むようにリング型平面形状で前記半導体領域の内部に形成され、
前記第1不純物領域の前記長方形の平面構造の前記短辺には、破壊の危険性が他の部分より高いウィークスポットが形成され、
前記長方形の平面構造の前記長辺と対向する前記ガードリングの第1部分では、前記長辺の方向に沿って配列された複数の電気的コンタクトが形成され、
前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの第2部分では、複数の電気的コンタクトの形成が省略された
ことを特徴とする半導体集積回路。 - 請求項1において、
前記第2導電型の前記第1不純物領域は、前記短辺の方向に繰り返して形成された複数の第1不純物領域を含み、
前記複数の第1不純物領域の間には、MOSトランジスタのゲート電極が前記長辺の方向に沿って形成され、
前記複数の第1不純物領域の一方と他方とは、前記MOSトランジスタのソースとドレインとしてそれぞれ機能するものであり、
前記MOSトランジスタの基板として機能する前記第1導電型の前記半導体領域は、前記ガードリングを介して前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方と電気的に接続され、
前記MOSトランジスタの前記ドレインとして機能する前記複数の第1不純物領域の前記他方の前記長方形の平面構造の前記短辺には、前記ウィークスポットが形成され、
前記ガードリングの内部には、前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方と前記MOSトランジスタの前記ゲート電極と前記MOSトランジスタの前記ドレインとして機能する前記複数の第1不純物領域の前記他方とが形成され、
前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方の前記長方形の平面構造の前記長辺と対向する前記ガードリングの前記第1部分では、前記長辺の方向に沿って配列された前記複数の電気的コンタクトが形成され、
前記MOSトランジスタの前記ドレインとして機能する前記複数の第1不純物領域の前記他方の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第2部分では、複数の電気的コンタクトの形成が省略された
ことを特徴とする半導体集積回路。 - 請求項2において、
前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方は複数のソース不純物領域を含み、前記MOSトランジスタの前記ドレインとして機能する前記複数の第1不純物領域の前記他方は複数のドレイン不純物領域を含み、前記MOSトランジスタの前記ゲート電極は複数のゲート電極を含み、
前記ガードリングの前記内部には、前記複数のソース不純物領域と前記複数のゲート電極と前記複数のドレイン不純物領域とが形成された
ことを特徴とする半導体集積回路。 - 請求項3において、
前記MOSトランジスタの前記複数のドレイン不純物領域としての前記複数の第1不純物領域の複数の前記長方形の平面構造の複数の短辺には、複数のウィークスポットが形成され、
前記複数の前記長方形の平面構造の前記複数の短辺に形成される前記複数のウィークスポットと対向する前記ガードリングの複数の第2部分では、複数の電気的コンタクトの形成が省略された
ことを特徴とする半導体集積回路。 - 請求項2において、
前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方の前記長方形の平面構造の前記短辺と対向する前記ガードリングの第3部分でも、複数の電気的コンタクトの形成が省略された
ことを特徴とする半導体集積回路。 - 請求項5において、
前記第2不純物領域によって形成された前記ガードリングの周辺には、前記第2導電型の第3不純物領域によって形成された他のガードリングが形成され、
前記第1導電型の前記半導体領域の周辺で前記他のガードリングの直下には、前記第2導電型の他の半導体領域が形成され、
前記第2導電型の前記他の半導体領域には、前記他のガードリングを介して、所定の電圧が供給可能とされた
ことを特徴とする半導体集積回路。 - 請求項1において、
前記第2導電型の前記第1不純物領域は前記保護素子としてのダイオードのカソードとアノードの一方として機能する一方、前記第1導電型の前記半導体領域と前記第1導電型の前記第2不純物領域により形成されたガードリングとは前記保護素子としての前記ダイオードの前記カソードと前記アノードの他方として機能するものであり、
前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記第2導電型の前記第1不純物領域の前記長方形の平面構造の前記短辺には、前記ウィークスポットが形成され、
前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記第2導電型の前記第1不純物領域の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの第2部分では、複数の電気的コンタクトの形成が省略された
ことを特徴とする半導体集積回路。 - 請求項7において、
前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記第2導電型の前記第1不純物領域は、複数の第1不純物領域を含み、
前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記複数の第1不純物領域の前記長方形の平面構造の前記短辺には、前記ウィークスポットが形成され、
前記ガードリングの内部には、前記保護素子としての前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記複数の第1不純物領域が形成され、
前記ダイオードの前記カソードと前記アノードの前記一方として機能する前記複数の第1不純物領域の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第2部分では、複数の電気的コンタクトの形成が省略された
ことを特徴とする半導体集積回路。 - 請求項1において、
前記第2導電型の前記第1不純物領域は、前記短辺の方向に繰り返して形成された複数の第1不純物領域を含み、
前記複数の第1不純物領域の間には、MOSトランジスタのゲート電極が前記長辺の方向に沿って形成され、
前記複数の第1不純物領域の一方と他方とは、前記MOSトランジスタのソースとドレインとしてそれぞれ機能するものであり、
前記第2不純物領域により形成された前記ガードリングおよび前記MOSトランジスタの基板として機能する前記第1導電型の前記半導体領域と、前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方と、前記MOSトランジスタの前記ドレインとして機能する前記複数の第1不純物領域の前記他方とは、それぞれ相違した駆動電圧によって駆動可能とされ、
前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方の前記長方形の平面構造の前記短辺と前記MOSトランジスタの前記ドレインとして機能する前記複数の第1不純物領域の前記他方の前記長方形の平面構造の前記短辺には、前記ウィークスポットが形成され、
前記ガードリングの内部には、前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方と前記MOSトランジスタの前記ゲート電極と前記MOSトランジスタの前記ドレインとして機能する前記複数の第1不純物領域の前記他方とが形成され、
前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方の前記長方形の平面構造の前記長辺と対向する前記ガードリングの前記第1部分では、前記長辺の方向に沿って配列された前記複数の電気的コンタクトが形成され、
前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第2部分では、複数の電気的コンタクトの形成が省略され、
前記MOSトランジスタの前記ドレインとして機能する前記複数の第1不純物領域の前記他方の前記長方形の平面構造の前記短辺に形成される前記ウィークスポットと対向する前記ガードリングの前記第2部分では、複数の電気的コンタクトの形成が省略された
ことを特徴とする半導体集積回路。 - 請求項9において、
前記ガードリングおよび前記基板と、前記ソースと、前記ドレインとが、前記それぞれ相違した駆動電圧によって駆動可能な前記MOSトランジスタは、前記半導体集積回路の外部に配置される外部容量を使用したスイッチ回路に使用されるスイッチである
ことを特徴とする半導体集積回路。 - 請求項1において、
前記半導体集積回路は、外部出力端子と、当該外部出力端子を駆動する出力バッファとを更に具備して、
前記静電保護回路は、前記半導体集積回路の外部から供給されるサージ電圧により前記出力バッファが破壊されることを防止する
ことを特徴とする半導体集積回路。 - 請求項1において、
前記半導体集積回路は、外部入力端子と、当該外部入力端子に接続された入力バッファとを更に具備して、
前記静電保護回路は、前記半導体集積回路の外部から供給されるサージ電圧により前記入力バッファが破壊されることを防止する
ことを特徴とする半導体集積回路。 - 静電保護回路を具備する半導体集積回路であって、
前記半導体集積回路は、前記静電保護回路の保護素子を形成するために、第1導電型の半導体領域と、前記第1導電型と反対導電型である第2導電型の第1不純物領域と、前記第1導電型の第2不純物領域により形成されたガードリングとを具備して、
前記第1不純物領域は、少なくとも長辺と短辺とを有する長方形の平面構造として前記半導体領域の内部に形成され、
前記第2不純物領域により形成された前記ガードリングは、前記第1不純物領域の周辺を取り囲むようにリング型平面形状で前記半導体領域の内部に形成され、
前記長方形の平面構造の前記長辺と対向する前記ガードリングの第1部分では、前記長辺の方向に沿って配列された複数の電気的コンタクトが形成され、
前記長方形の平面構造の前記短辺である2辺の各々と対向する前記ガードリングに、前記短辺の方向に沿って配列された複数の電気的コンタクトが形成され、
前記長方形の平面構造の前記短辺である2辺の各々と対向する前記ガードリングの両第2部分では、各々部分的に複数の電気的コンタクトの形成が省略された
ことを特徴とする半導体集積回路。 - 請求項13において、
前記第2導電型の前記第1不純物領域は、前記短辺の方向に繰り返して形成された複数の第1不純物領域を含み、
前記複数の第1不純物領域の間には、MOSトランジスタのゲート電極が前記長辺の方向に沿って形成され、
前記複数の第1不純物領域の一方と他方とは、前記MOSトランジスタのソースとドレインとしてそれぞれ機能するものであり、
前記MOSトランジスタの基板として機能する前記第1導電型の前記半導体領域は、前記ガードリングを介して前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方と電気的に接続され、
前記ガードリングの内部には、前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方と前記MOSトランジスタの前記ゲート電極と前記MOSトランジスタの前記ドレインとして機能する前記複数の第1不純物領域の前記他方とが形成され、
前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方の前記長方形の平面構造の前記長辺と対向する前記ガードリングの前記第1部分では、前記長辺の方向に沿って配列された前記複数の電気的コンタクトが形成され、
前記MOSトランジスタの前記ドレインとして機能する前記複数の第1不純物領域の前記他方の前記長方形の平面構造の前記短辺と対向する前記ガードリングの前記第2部分では、複数の電気的コンタクトの形成が省略された
ことを特徴とする半導体集積回路。 - 請求項14において、
前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方は複数のソース不純物領域を含み、前記MOSトランジスタの前記ドレインとして機能する前記複数の第1不純物領域の前記他方は複数のドレイン不純物領域を含み、前記MOSトランジスタの前記ゲート電極は複数のゲート電極を含み、
前記ガードリングの前記内部には、前記複数のソース不純物領域と前記複数のゲート電極と前記複数のドレイン不純物領域とが形成された
ことを特徴とする半導体集積回路。 - 請求項15において、
前記MOSトランジスタの前記複数のドレイン不純物領域としての前記複数の第1不純物領域の複数の前記長方形の平面構造の複数の短辺と対向する前記ガードリングの複数の第2部分では、複数の電気的コンタクトの形成が省略された
ことを特徴とする半導体集積回路。 - 請求項14において、
前記MOSトランジスタの前記ソースとして機能する前記複数の第1不純物領域の前記一方の前記長方形の平面構造の前記短辺と対向する前記ガードリングの第3部分でも、複数の電気的コンタクトの形成が省略された
ことを特徴とする半導体集積回路。 - 請求項17において、
前記第2不純物領域によって形成された前記ガードリングの周辺には、前記第2導電型の第3不純物領域によって形成された他のガードリングが形成され、
前記第1導電型の前記半導体領域の周辺で前記他のガードリングの直下には、前記第2導電型の他の半導体領域が形成され、
前記第2導電型の前記他の半導体領域には、前記他のガードリングを介して、所定の電圧が供給可能とされた
ことを特徴とする半導体集積回路。 - 請求項2において、
前記半導体集積回路は、前記半導体集積回路の外部から電源電圧と接地電位とがそれぞれ供給される外部電源端子と外部接地端子とを更に具備して、
前記静電保護回路は、前記外部電源端子と前記外部接地端子との間に接続された電源間クランプ回路を含むものであり、
前記電源間クランプ回路の前記保護素子としての前記MOSトランジスタの前記ドレインと前記ソースとの間の電流経路は前記外部電源端子と前記外部接地端子との間に接続された
ことを特徴とする半導体集積回路。 - 請求項19において、
前記半導体集積回路は、前記電源間クランプ回路の前記保護素子としての前記MOSトランジスタが電源間クランプ動作を開始するターンオン電圧よりも高い降伏破壊電圧を有するデカップリング容量を更に具備して、
前記デカップリング容量は、前記外部電源端子と前記外部接地端子との間に接続された
ことを特徴とする半導体集積回路。 - 請求項20において、
前記デカップリング容量は、前記電源間クランプ回路の前記保護素子としての前記MOSトランジスタと前記半導体集積回路の半導体製造プロセスによって同時形成されるMOS容量である
ことを特徴とする半導体集積回路。 - 請求項21において、
前記半導体集積回路は、互いに対向する第1と第2の長辺と互いに対向する第1と第2の短辺とを有する長方形の半導体チップによって形成され、
前記長方形の前記半導体チップの前記第1と第2の長辺と前記第1と第2の短辺に沿って、幹線電源配線と幹線接地配線とがそれぞれ周回配線形状で形成されたものであり、
前記半導体チップの前記第1の長辺には、前記半導体集積回路の外部から表示情報データが供給される複数の信号端子と、前記電源電圧が供給される前記外部電源端子と、前記接地電位が供給される前記外部接地端子とが形成され、
前記半導体チップの前記第2の長辺には、前記半導体集積回路の外部の表示デバイスを駆動するための複数の出力信号を生成する複数の出力端子が形成され、
前記長方形の半導体チップの内部で、前記第2の長辺から離間するとともに前記第1の長辺に近接して、前記第1の長辺と平行な長辺を持つ配置禁止領域が設定され、
前記配置禁止領域の内部または近傍において、前記幹線電源配線と前記外部電源端子とが接続され、前記幹線接地配線と前記外部接地端子とが接続されたものである。
前記配置禁止領域の前記内部では、前記デカップリング容量の配置が禁止された
ことを特徴とする半導体集積回路。 - 請求項22において、
前記長方形の半導体チップの前記内部で、前記配置禁止領域以外の領域が配置許可領域に設定され、
前記配置許可領域の内部には、前記デカップリング容量が配置されたものであり、
前記配置許可領域の前記内部に配置された前記デカップリング容量は、前記電源間クランプ回路を介して前記外部電源端子および前記外部接地端子と接続された
ことを特徴とする半導体集積回路。 - 請求項23において、
前記半導体集積回路は、支線電源配線と支線接地配線とを更に具備して、
前記支線電源配線と前記支線接地配線は、前記配置許可領域の前記内部に配置された内部回路に動作電圧を供給するものであり、
前記支線電源配線の一端と前記支線接地配線の一端とはそれぞれ前記幹線電源配線と前記幹線接地配線に接続される一方、前記支線電源配線の他端と前記支線接地配線の他端とはそれぞれ前記幹線電源配線と前記幹線接地配線に非接続とされたものであり、
前記支線電源配線の前記他端と前記支線接地配線の前記他端との間には、少なくとも前記電源間クランプ回路が接続された
ことを特徴とする半導体集積回路。 - 請求項24において、
前記支線電源配線の前記他端と前記支線接地配線の前記他端との間には、前記電源間クランプ回路と並列に、前記デカップリング容量が接続された
ことを特徴とする半導体集積回路。 - 請求項19において、
前記電源間クランプ回路は、前記外部電源端子と前記外部接地端子との間に直列接続された時定数形成抵抗と時定数形成容量を有する時定数回路を含み、
前記時定数回路の出力信号は、前記電源間クランプ回路の前記保護素子としての前記MOSトランジスタの前記ゲート電極を駆動することを特徴とする半導体集積回路。 - 請求項26において、
前記電源間クランプ回路は、前記時定数回路の出力端子と前記保護素子としての前記MOSトランジスタの前記ゲート電極とに入力端子と出力端子とがそれぞれ接続されたCMOSインバータを更に含んだ
ことを特徴とする半導体集積回路。
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