TWI596856B - 電路系統 - Google Patents

Description

電路系統

本發明係關於靜電放電之技術領域，尤指一種電路系統，用以防止靜電放電干擾。

靜電放電(Electrostatic Discharge,ESD)是造成大多數的電子元件或電子系統受到過度電性應力(Electrical Overstress,EOS)破壞的主要因素。這種破壞會導致半導體元件以及電腦系統等的永久性毀壞，因而影響積體電路(Integrated Circuit,IC)的電路功能，而使得電子產品工作不正常。

為防止靜電放電(ESD)破壞，一般會於一內部電路與電源之間設置一靜電放電箝位電路。圖1係一習知具有靜電放電箝位電路之示意圖。如圖1所示，在一內部功能電路120與電源之間設置一靜電放電箝位電路110，以防止靜電放電(ESD)破壞該內部功能電路120。當電源上有一正突波電壓時，正突波電壓的主要能量會流經該靜電放電箝位電路110，以免正突波電壓破壞該內部功能電路120。

雖然正突波電壓的主要能量由該靜電放電箝位電路110所吸收，然而仍可能會有部分正突波電壓的能量流入該內部功能電路120，而對該內部功能電路120造成影響。因此，習知靜電放電電路結 構仍不甚理想而有予以改善的空間。

本發明之目的主要係在提供一電路系統可有效防止靜電放電干擾，在靜電放電發生時，將電源上的正突波電壓或接地(GND)上的負突波電壓迅速有效地與內部電路阻隔，進而保護相關電路。

依據本發明之一特色，本發明提出一種電路系統，用以防止靜電放電干擾，其包括一靜電放電箝位電路、一內部功能電路、一動態接地切換電路。該靜電放電箝位電路具有一第一端及一第二端，分別連接至一電源的一高電位及一接地，以渲洩該電源產生的靜電。該內部功能電路耦合至該電源及該靜電放電箝位電路。該動態接地切換電路具有一第一輸入端及一第一輸出端，該第一輸入端連接至該電源的接地，該第一輸出端連接至該內部功能電路，其中，當在該電源之接地端具有一負突波電壓時，該動態接地切換電路係於該靜電放電箝位電路與該內部功能電路間由一低電阻路徑切換形成一高電阻路徑，以阻隔該負突波電壓進入該內部功能電路； 其中，更包含一動態電源切換電路，該動態電源切換電路具有一第二輸入端及一第二輸出端，該第二輸入端連接至該電源的高電位，該第二輸出端連接至該內部功能電路，其中，當在該電源之高電位端具有一正突波電壓時，該動態高電位切換電路係於該靜電放電箝位電路與該內部功能電路之間由一低電阻路徑切換形成一高電阻路徑，以阻隔該正突波電壓進入該內部功能電路。

110‧‧‧靜電放電箝位電路

120‧‧‧內部功能電路

200‧‧‧電路系統

210‧‧‧靜電放電箝位電路裝置

220‧‧‧內部功能電路

230‧‧‧動態接地切換電路

240‧‧‧動態電源切換電路

211‧‧‧第一端

213‧‧‧第二端

Vdd‧‧‧高電位

Gnd‧‧‧接地

INPUT1‧‧‧第一輸入端

OUTPUT1‧‧‧第一輸出端

INPUT2‧‧‧第二輸入端

OUTPUT2‧‧‧第二輸出端

P1‧‧‧第一P型電晶體

N1‧‧‧第一N型電晶體

N2‧‧‧第二N型電晶體

R1‧‧‧第一電阻

C1‧‧‧電容

A1‧‧‧第一接點

A2‧‧‧第二接點

P2‧‧‧第二P型電晶體

P3‧‧‧第三P型電晶體

N3‧‧‧第三N型電晶體

R2‧‧‧第二電阻

C2‧‧‧第二電容

A3‧‧‧第三接點

A4‧‧‧第四接點

Nlong-length‧‧‧長通道N型電晶體

610‧‧‧第一控制電路

Plong-length‧‧‧長通道P型電晶體

710‧‧‧第二控制電路

I1‧‧‧第一電流源

I2‧‧‧第二電流源

Nchannel‧‧‧第三N型電晶體

Pchannel‧‧‧第三P型電晶體

1201‧‧‧反相電路

圖1係一習知具有靜電放電箝位電路之示意圖。

圖2係本發明一實施例之有效防止靜電放電干擾之電路系統之方塊圖。

圖3係本發明之動態接地切換電路之電路圖。

圖4係本發明之動態電源切換電路之電路圖。

圖5係本發明與習知技術之比較的模擬示意圖。

圖6係本發明一實施例的該動態接地切換電路之電路圖。

圖7係本發明一實施例的該動態電源切換電路之電路圖。

圖8係發明另一實施例的該動態接地切換電路之電路圖。

圖9係本發明另一實施例的該動態電源切換電路之電路圖。

圖10係本發明再一實施例的該動態接地切換電路之電路圖。

圖11係本發明再一實施例的該動態電源切換電路之電路圖。

圖12係本發明一實施例的該動態接地切換電路之一延伸的示意圖。

圖13係本發明一實施例的該動態電源切換電路之一延伸的示意圖。

圖14係本發明一實施例的該動態接地切換電路之另一延伸的示意圖。

圖15係本發明一實施例的該動態電源切換電路之另另一延伸的示意圖。

圖2係依據本發明一實施例之一種有效防止靜電放電干擾之電路系統200之方塊圖。如圖2所示，此電路系統200可由一靜電放電箝位電路(Electrostatic Discharge,ESD)裝置210、一內部功能電路220、一動態接地切換電路230、及一動態電源切換電路240構成。

請參照圖2，靜電放電箝位電路210連接至一電源，其具有一高電位Vdd及一接地Gnd。靜電放電箝位電路210具有第一端211連接高電位Vdd，以及第二端213連接於接地Gnd，使得可渲洩電源所產生的靜電。

內部功能電路220耦合至該電源及該靜電放電箝位電路210，以由該電源供電。

如圖2，動態接地切換電路230具有第一輸入端INPUT1及第一輸出端OUTPUT1，且第一輸入端INPUT1連接至該電源的接地Gnd，第一輸出端OUTPUT1連接至內部功能電路220，其中，當電源之接地端Gnd不具有一負突波電壓時，動態接地切換電路230於該靜電放電箝位電路210與該內部功能電路220間形成一低電阻路徑，而當該電源之接地端Gnd具有一負突波電壓時，動態接地切換電路230於該靜電放電箝位電路210與該內部功能電路220間由該低電阻路徑切換形成一高電阻路徑，以阻隔該負突波電壓進入該內部功能電路220。也就是說，在正常操作或在電源接地端無負突波電壓產生時，動能接地切換電路230可維持低電阻路徑，而在負突波電壓產生時，即由低電阻路徑切換形成高電阻路徑。

如圖2所示，動態電源切換電路240具有一第二輸入端INPUT2及一第二輸出端OUTPUT2，且第二輸入端INPUT2連接至該電源的高電位Vdd，該第二輸出端OUTPUT2連接至該內部功能電路220，其中，當該電源之高電位Vdd不具有一正突波電壓時，該動態電源切換電路240係於該靜電放電箝位電路210與該內部功能電路220間形成一低電阻路徑，而當該電源之高電位端Vdd具有一正突波電壓時，該動態高電位切換電路240係於該靜電放電箝位電路210與該內 部功能電路220之間由該低電阻路徑切換形成一高電阻路徑，以防止並阻隔該正突波電壓進入該內部功能電路220。也就是說，在正常操作或在電源高電位vdd無正突波電壓產生時，動能電源切換電路240可維持低電阻路徑，而在正突波電壓產生時，即由低電阻路徑切換形成高電阻路徑。

圖3及圖4分別係依據本發明一實施例之動態接地切換電路230及動態電源切換電路240之電路圖。如圖3所示，該動態接地切換電路230可由一第一P型電晶體P1、一第一N型電晶體N1、一第二N型電晶體N2、一第一電阻R1、及一第一電容C1組成。

如圖3，該第一P型電晶體P1的一源極S連接至該高電位Vdd，其閘極G連接至一介於第一電阻R1與第一電容C1之間的第一接點A1，其汲極D連接至一第二接點A2。該第一N型電晶體N1的一汲極D連接至該第二接點A2，其閘極G連接至該第一接點A1，其源極S連接至該第一輸入端INPUT1。該第二N型電晶體N2的一汲極D連接至該第一輸出端OUTPUT1，其閘極G連接至該第二接點A2，其源極S連接至該第一輸入端INPUT1。該第一電容C1的一端連接至該高電位Vdd，其另一端連接至該第一接點A1。該第一電阻R1的一端連接至該第一接點A1，其另一端連接至該第一輸入端INPUT1。

當該電源之接地Gnd並無由靜電所形成的負突波電壓時，該第一接點A1的電壓為一低電位，使該第一P型電晶體P1導通，該第二接點A2的電壓為該高電位Vdd，導通該第二N型電晶體N2，以於該第一輸入端INPUT1與該第一輸出端OUTPUT1之間形成低電阻路徑。

當該電源之接地Gnd具有由靜電所形成的負突波電壓時， 由於該第一電容C1連接至該第一接點A1，因此該第一接點A1的電壓不會立刻被下拉至負突波電壓，故該第一接點A1的電壓高於該第一輸入端INPUT1的電壓，使該第一N型電晶體N1導通，該第二接點A2的電壓下降，提高第二N型電晶體N2的電阻，俾於該第一輸入端INPUT1與該第一輸出端OUTPUT1之間形成該高電阻路徑。

再如圖4所示，該動態電源切換電路240包含一第二P型電晶體P2、一第三P型電晶體P3、一第三N型電晶體N3、一第二電阻R2、及一第二電容C2。

該第二P型電晶體P2的一源極S連接至該第二輸入端INPUT2，其閘極G連接至一介於第二電阻R2與第二電容C2之間的第三接點A3，其汲極D連接至一第四接點A4。該第三N型電晶體N3的一汲極D連接至該第四接點A4，其閘極G連接至該第三接點A3，其源極S連接至該電源的接地Gnd。該第三P型電晶體P3的一汲極D連接至該第二輸出端OUTPUT2，其閘極G連接至該第四接點A4，其源極S連接至該第二輸入端INPUT2。該第二電容C2的一端連接至該接地Gnd，其另一端連接至該第三接點A3，該第二電阻R2的一端連接至該第三接點A3，其另一端連接至該第二輸入端INPUT2。

當該電源之該高電位Vdd並無一由靜電所形成的正突波電壓時，該第三接點A3的電壓為該高電位，以使該第三N型電晶體N3導通，該第四接點A4的電壓為低電位，導致該第三P型電晶體P3導通，於該第二輸入端INPUT2與該第二輸出端OUTPUT2之間形成該低電阻路徑。

當該電源之高電位Vdd具有由靜電所形成的正突波電壓時，由於有該第二電容C2連接至該第三接點A3，因此該第三接點A3 的電壓不會立刻被上拉至正突波電壓，因此該第三接點A3的電壓小於該第二輸入端INPUT2的電壓，以使該第二P型電晶體P2導通，並使該第四接點A4的電壓上升，提高該第三P型電晶體的電阻，俾於該第二輸入端INPUT2與該第二輸出端OUTPUT2之間形成該高電阻路徑。

圖5係本發明實施例與習知技術比較之模擬示意圖。其係模擬圖4中的該動態電源切換電路240，並於圖5中繪示該第三P型電晶體P3的電阻，而習知技術僅使用單一P型電晶體作為電源開關(power switch)，並無其他相關輔助電路。如圖5所示，當正突波電壓產生時，本發明實施例中第三P型電晶體P3的電阻逐漸隨著正突波電壓變大而變大，而習知技術P型電晶體的電阻隨著正突波電壓變大而變小。亦即，本發明實施例在電源高電位具有一由靜電所形成的正突波電壓時，可於該第二輸入端INPUT2與該第二輸出端OUTPUT2之間動態電源切換電路可由低電阻路徑切換形成該高電阻路徑。同樣地，本發明技術在電源之接地具有一由靜電所形成的負突波電壓時，可於該第一輸入端INPUT1與該第一輸出端OUTPUT1之間動態接地切換電路可由低電阻路徑切換形成該高電阻路徑。其工作原理不再贅述。

圖6及圖7分別係依據本發明另一實施例之動態接地切換電路230及動態電源切換電路240之電路圖。如圖6所示，動態接地切換電路230可包含一第一P型電晶體P1、一第一N型電晶體N1、一第二N型電晶體N2、一第一電容C1、一長通道N型電晶體Nlong-length、及一第一控制電路610。相較於圖3的實施例，主要差別在於使用長通道N型電晶體Nlong-length取代該第一電阻R1，並由該第一控制電路610控制該長通道N型電晶體Nlong-length的電阻 值。同時，該第一控制電路610可依據一控制訊號(control signal)以控制該第一接點A1的電壓，進而控制該第二N型電晶體N2的導通與否。其工作原理可參照上述實施例的說明得知，故在此不再贅述。

再如圖7所示，該動態電源切換電路240包含一第二P型電晶體P2、一第三P型電晶體P3、一第三N型電晶體N3、一第二電容C2、一長通道P型電晶體Plong-length、及一第二控制電路710，相同地，其工作原理亦可參照上述實施例的說明得知，故在此不再贅述。

圖8及圖9分別係依據本發明再一實施例之動態接地切換電路230及動態電源切換電路240之電路圖。如圖8所示，該動態接地切換電路230包含一第一P型電晶體P1、一第一N型電晶體N1、一第二N型電晶體N2、一第一電容C1、及一第一電流源I1。本實施例與圖3主要差別在於以第一電流源I1取代該第一電阻R1。使用該第一電流源I1，可用電流鏡方式(current mirror)產生該第一電流源I1，亦即控制電流鏡的電流即可改變該第一電流源I1的阻值，因此在本實施例時，可不需使用固定阻值的第一電阻R1。其工作原理可參照上述實施例的說明得知，故在此不再贅述。

再如圖9所示，該動態電源切換電路240包含一第二P型電晶體P2、一第三P型電晶體P3、一第三N型電晶體N3、一第二電容C2、及一第二電流源I2。本實施例與圖4主要差別在於用第二電流源I2取代該第二電阻R2，其工作原理可參照上述實施例的說明得知，故在此不再贅述。

圖10及圖11分別係依據本發明又一實施例之動態接地切換電路230及動態電源切換電路240之電路圖。如圖10所示，該動態接地切換電路230包含一第一P型電晶體P1、一第一N型電晶體N1、一第二N型電晶體N2、一第一電阻R1、一第一電容C1及一第三N型電晶體Nchannel。本實施例與圖3主要差別在於新增該第三N型電晶體Nchannel。該第三N型電晶體Nchannel可於該第一輸入端INPUT1與該第一輸出端OUTPUT1之間提供一中間電阻路徑，其電阻值(Ron)大於第二N型電晶體N2導通時的電阻值。例如，第三N型電晶體的電阻值可為約幾10歐姆，但不以此為限。

當該電源之接地Gnd並無一由靜電所形成的負突波電壓時，該第二N型電晶體N2導通，並於該第一輸入端INPUT1與該第一輸出端OUTPUT1之間形成該低電阻路徑，其阻值例如可約為幾歐姆，但不以此為限。由於該第二N型電晶體N2導通所形成電阻路徑的電阻值小於該第三N型電晶體Nchannel所提供之電阻路徑的電阻值，而由於並聯的關係，因此電源的電流主要係流經該第二N型電晶體N2。

當該電源之接地Gnd具有一由靜電所形成的負突波電壓時，提高該第二N型電晶體N2的電阻值，並於該第一輸入端INPUT1與該第一輸出端OUTPUT1之間形成該高電阻路徑。由於該第二N型電晶體N2所形成的該高電阻路徑的電阻值遠大於該第三N型電晶體Nchannel所提供之電阻路徑的電阻值，且由於並聯的關係，因此電源的電流主要流經該第三N型電晶體Nchannel。亦即，當該第二N型電晶體N2形成該高電阻路徑時，可經由該第三N型電晶體Nchannel對 該內部功能電路220提供電流。同時，由於該第三N型電晶體Nchannel電阻路徑的電阻值大於該第二N型電晶體N2導通所形成電阻路徑的電阻值，故可阻隔負突波電壓進入該內部功能電路220。

再如圖11所示，該動態電源切換電路240包含一第二P型電晶體P2、一第三P型電晶體P3、一第三N型電晶體N3、一第二電阻R2、一第二電容C2及一第三P型電晶體Pchannel。其工作原理可參照圖10的說明得知，故在此不再贅述。

圖12係本發明之圖3的動態接地切換電路230之一延伸。如圖12所示，其與圖3主要區別在於具有兩級反相電路1201(圖3僅具有一級由P1及N1構成之反相電路)。而由於圖12的動態接地切換電路230有兩級反相電路1201，所以電容C1與電阻R1的位置互換。其工作原理可參照圖3的說明得知，故在此不再贅述。由於該第二N型電晶體N2為大電流元件，圖12新增一級反相電路，其更能推動該第二N型電晶體N2。

圖13係本發明之圖4的動態電源切換電路240之一延伸。如圖13所示，其與圖4主要區別在於具有兩級反相電路1201(圖4僅具有一級由P2及N3構成之反相電路)。而由於圖13的動態電源切換電路240有兩級反相電路1201，所以電容C2與電阻R2的位置互換。其工作原理可參照圖4的說明得知，故在此不再贅述。

圖14係本發明之圖12的圖14係本發明之圖13的動態電源切換電路240之另一延伸。之另一延伸。其與圖12主要區別在於具有兩級以上之反相電路1201。圖15係本發明之圖13的動態電源切換電路240之另一延伸。其與圖13主要區別在於具有兩級以上之反相 電路1201。圖14至圖15中的電路，其工作原理係熟於該技術者基於本案先前說明可得知，故在此不再贅述。

由前述說明可知，相較於習知技術，本發明提出一種電路系統架構可有效防止靜電放電干擾，其可阻隔靜電放電箝位電路進行ESD放電時的剩餘靜電放電能量，據以有效地保護相關電路。

上述實施例僅係為了方便說明而舉例而已，並不用來侷限本發明範圍，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。

200‧‧‧有效防止靜電放電干擾之電路系統

210‧‧‧靜電放電箝位電路裝置

220‧‧‧內部功能電路

230‧‧‧動態接地切換電路

240‧‧‧動態電源切換電路

211‧‧‧第一端

213‧‧‧第二端

Vdd‧‧‧高電位

Gnd‧‧‧接地

INPUT1‧‧‧第一輸入端

OUTPUT1‧‧‧第一輸出端

INPUT2‧‧‧第二輸入端

OUTPUT2‧‧‧第二輸出端

Claims (19)

1. 一種電路系統，用以防止靜電放電干擾，其包括：一靜電放電箝位電路，具有一第一端及一第二端，分別連接至一電源的一高電位及一接地，以渲洩該電源產生的靜電；一內部功能電路，耦合至該電源及該靜電放電箝位電路；一動態接地切換電路，具有一第一輸入端及一第一輸出端，該第一輸入端連接至該電源的接地，該第一輸出端連接至該內部功能電路，其中，當在該電源之接地端具有一負突波電壓時，該動態接地切換電路係於該靜電放電箝位電路與該內部功能電路間由一低電阻路徑切換形成一高電阻路徑，以阻隔該負突波電壓進入該內部功能電路；以及一動態電源切換電路，具有一第二輸入端及一第二輸出端，該第二輸入端連接至該電源的高電位，該第二輸出端連接至該內部功能電路，其中，當在該電源之高電位端具有一正突波電壓時，該動態高電位切換電路係於該靜電放電箝位電路與該內部功能電路之間由一低電阻路徑切換形成一高電阻路徑，以阻隔該正突波電壓進入該內部功能電路。
2. 如申請專利範圍第1項所述之電路系統，其中在該電源之接地端不具有該負突波電壓時，該動態接地切換電路於該靜電放電箝位電路與該內部功能電路間形成該低電阻路徑。
3. 如申請專利範圍第1項所述之電路系統，其中在該電源之高電位端不具有該正突波電壓時，該動態電源切換電路於該靜電放電箝位電路與該內部功能電路間形成該低電阻路徑。
4. 如申請專利範圍第1項所述之電路系統，其中，該動態接地切換電路包含一第一P型電晶體、一第一N型電晶體、一第二N型電晶體、一第一電阻及一電容。
5. 如申請專利範圍第4項所述之電路系統，其中，該第一P型電晶體的一源極連接至該高電位，其一閘極連接至一第一接點，其一汲極連接至一第二接點，該第一N型電晶體的一汲極連接至該第二接點，其一閘極連接至該第一接點，其一源極連接至該第一輸入端，該第二N型電晶體的一汲極連接至該第一輸出端，其一閘極連接至該第二接點，其一源極連接至該第一輸入端。
6. 如申請專利範圍第5項所述之電路系統，其中，該第一電容的一端連接至該高電位，其另一端連接至該第一接點，該第一電阻的一端連接至該第一接點，其另一端連接至該第一輸入端。
7. 如申請專利範圍第6項所述之電路系統，其中，當該電源之接地端具有由靜電所形成的該負突波電壓時，該第一接點的電壓高於該第一輸入端的電壓，使該第一N型電晶體導通，並使該第二接點的電壓下降，提高該第二N型電晶體的電阻，俾於該第一輸入端與該第一輸出端間形成該高電阻路徑。
8. 如申請專利範圍第7項所述之電路系統，其中，當該電源之接地並無該負突波電壓時，該第一接點的電壓為一低電位，使該第一P型電晶體導通，並使該第二接點的電壓為該高電位，導通該第二N型電晶體，於該第一輸入端與該第一輸出端之間形成該低電阻路徑。
9. 如申請專利範圍第1項所述之電路系統，其中，該動態電源切換電路包含一第二P型電晶體、一第三P型電晶體、一第三N型電晶體、一第二電阻及一第二電容。
10. 如申請專利範圍第9項所述之電路系統，其中，該第二P型電晶體的一源極連接至該第二輸入端，其一閘極G連接至一第三接點，其一汲極連接至一第四接點，該第三N型電晶體的一汲極連接至該第四接點，其一閘極連接至該第三接點，其一源極連接至該該電源的接地，該第三P型電晶體的一汲極連接至該第二輸出端，其一閘極連接至該第四接點，其一源極連接至該第二輸入端。
11. 如申請專利範圍第10項所述之電路系統，其中，該第二電容的一端連接至該接地，其另一端連接至該第三接點，該第二電阻的一端連接至該第三接點，其另一端連接至該第二輸入端。
12. 如申請專利範圍第11項所述之電路系統，其中，當該電源之高電位具有一由靜電所形成的正突波電壓時，該第三接點的電壓小於該第二輸入端的電壓，使該第二P型電晶體導通，並使該第四接點的電壓上升，提高該第三P型電晶體的電阻，俾於該第二輸入端與該第二輸出端之間形成該高電阻路徑。
13. 如申請專利範圍第12項所述之電路系統，其中，當該電源之該高電位並無該正突波電壓時，該第三接點的電壓為該高電位，使該第三N型電晶體導通，並使該第四接點的電壓為低電位，導致該第三P型電晶體導通，於該第二輸入端與該第二輸出端間形成該低電阻路徑。
14. 如申請專利範圍第4項所述之電路系統，其中，該動態接地切換電路更包含一長通道N型電晶體取代該第一電阻以及一第一控制電路。
15. 如申請專利範圍第9項所述之電路系統，其中，該動態電源切換電路更包含一長通道P型電晶體取代該第二電阻以及及一第二控制電路。
16. 如申請專利範圍第4項所述之電路系統，其中，該動態接地切換電路更包含一第一電流源取代該第一電阻。
17. 如申請專利範圍第9項所述之電路系統，其中，該動態電源切換電路更包含一第二電流源取代該第二電阻。
18. 如申請專利範圍第4項所述之電路系統，其中，該動態接地切換電路更包含一第三N型電晶體。
19. 如申請專利範圍第9項所述之電路系統，其中，該動態電源切換電路更包含一第三P型電晶體。