CN101783343A - 静电放电防护电路及集成电路 - Google Patents
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Abstract
本发明提供一种静电放电防护电路及集成电路。其中,该静电放电防护电路包括一检测单元、一触发单元以及一放电单元。当静电放电事件发生时,检测单元使能一检测信号。当检测信号被使能时,触发单元使能一第一及第二触发信号。当第一及第二触发信号被使能时,放电单元提供一放电路径,用以释放静电放电事件所引起的放电电流。
Description
技术领域
本发明是有关于一种集成电路,特别是有关于一种具有静电放电(electrostatic discharge)防护电路的集成电路。
背景技术
因静电放电(electrostatic discharge;以下简称ESD)所造成的元件损害对集成电路产品来说已经成为最主要的可靠度问题之一。尤其是随着尺寸不断地缩小至深次微米的程度,金属氧化物半导体的栅极氧化层也越来越薄,集成电路更容易因ESD现象而遭受破坏。
为了避免集成电路受到ESD事件的伤害,一般的做法是将一ESD防护元件设置在集成电路之中,用以释放ESD事件所造成的ESD电流。图1为ESD防护元件的电流-电压曲线图。假设,ESD防护元件与集成电路内部的核心电路均设置在一第一电源线以及一第二电源线之间。当ESD事件所造成的ESD电压大于ESD防护元件的触发电压Vtrig时,ESD防护元件会被导通,用以释放ESD应力。接着,ESD防护元件会将第一及第二电源线之间的电压箝制在保持电压Vh。
发明内容
本发明提供一种静电放电防护电路,包括一检测单元、一触发单元以及一放电单元。当静电放电事件发生时,检测单元使能一检测信号。当检测信号被使能时,触发单元使能一第一及第二触发信号。当第一及第二触发信号被使能时,放电单元提供一放电路径,用以释放静电放电事件所引起的放电电流。
本发明更提供一种集成电路,包括一核心电路以及一静电放电防护电路。核心电路耦接于一第一电源线以及一第二电源线之间。静电放电防护电路耦接于第一及第二电源线之间,用以避免静电放电事件损害核心电路。静电放电防护电路包括,一检测单元、一触发单元以及一放电单元。当静电放电事件发生时,检测单元使能一检测信号。当检测信号被使能时,触发单元使能一第一及第二触发信号。当第一及第二触发信号被使能时,放电单元提供一放电路径,用以释放静电放电事件所引起的放电电流。
附图说明
图1为ESD防护元件的电流-电压曲线图。
图2为本发明的集成电路的示意图。
图3为本发明的ESD防护电路的一实施例。
图4~图8为本发明的ESD防护电路的其它实施例。
附图标号:
100:集成电路;
110:核心电路;
120:ESD防护电路;
130、140:电源线;
121:检测单元;
122:触发单元;
123:放电单元;
311、322~324、612:电阻;
312、611:电容;
321、510、520、620、710、810、820:触发元件;
331、332:放电元件;
Q1、511:pnp双极晶体管;
411、412、711、821:npn双极晶体管;
Q2、Q3、621、811:NMOS晶体管;
Q4、521:PMOS晶体管。
具体实施方式
为让本发明的上述和其他目的、特征、和优点能更明显易懂,下文特举出较佳实施例,并配合所附图式,作详细说明如下:
图2为本发明的集成电路的示意图。如图所示,集成电路100包括核心电路110以及ESD防护电路120。核心电路110耦接于电源线130以及140之间。ESD防护电路120亦耦接于电源线130及140之间,用以避免ESD事件损害核心电路110。
如图所示,ESD防护电路120包括,一检测单元121、一触发单元122以及一放电单元123。当ESD事件发生在电源线130时,检测单元121使能检测信号Sdet。在检测信号Sdet被使能后,触发单元122使能触发信号Strig1以及Strig2。当触发信号Strig1以及Strig2被使能时,放电单元123在电源线130及140之间,提供一放电路径,用以释放ESD事件所引起的ESD电流。
图3为本发明的ESD防护电路的一实施例。如图所示,在本实施例中,检测单元121包括电阻311以及电容312。电阻311与电容312串联于电源线130及140之间。通过控制电阻311的阻值以及电容312的容值,便可控制检测信号Sdet。举例而言,当ESD事件发生在电源线130,并且电源线140为相对接地端时,通过电阻311及电容312,检测信号Sdet会被使能成低位准。
在图3中,触发单元122具有一触发元件321。触发元件321耦接于电源线130及140之间,并根据检测信号Sdet产生触发信号Strig1及Strig2,其中触发信号Strig1相同于触发信号Strig2。举例而言,当检测信号Sdet被使能时,触发元件321将触发信号Strigl及Strig2使能成高位准。
如图所示,触发元件321是为pnp双极晶体管Q1。pnp双极晶体管Q1的基极接收检测信号Sdet,其射极耦接电源线130,集极输出触发信号Strig1及Strig2。在本实施例中,pnp双极晶体管Q1是通过电阻322耦接到电源线140。
另外,触发单元122还包括,电阻322~324。电阻322耦接于pnp双极晶体管Q1的集极与电源线140之间。电阻323及324串联于pnp双极晶体管Q1的集极与电源线140之间。在其它实施例中,可省略电阻322~324。
如图3所示,放电单元123包括放电元件331及332。放电元件331接收触发信号Strig1。放电元件332接收触发信号Strig2,并与放电元件331串联于电源线130及140之间。在本实施例中,放电元件331及332分别为N型金属氧化半导体(NMOS)晶体管Q2及Q3。在其它实施例中,放电元件331及332可为npn双极晶体管(如图4所示)。
在图3中,NMOS晶体管Q2的漏极耦接电源线130,其栅极耦接电阻323、324以及pnp双极晶体管Q1的集极。NMOS晶体管Q3的漏极耦接NMOS晶体管Q2的源极,其栅极耦接pnp双极晶体管Q1的集极以及电阻322,其源极耦接电源线140。
以下将说明ESD防护电路120的动作原理。当ESD事件发生于电源线130,并且电源线140为相对接地时,检测单元121使能检测信号Sdet,使得检测信号Sdet为低位准。由于检测信号Sdet被使能成低位准,故触发单元122将触发信号Strig1及Strig2使能成高位准。因此,放电单元123便可在电源线130及140之间提供一放电路径,用以将ESD电流释放至地。
图4为本发明的ESD防护电路的另一实施例。图4相似于图3,不同之处在于触发元件321以及放电单元123。在图4中,触发元件321是由一PMOS晶体管Q4所构成,而放电单元123是由npn双极晶体管411以及412所构成。在其它实施例中,图4所示的npn双极晶体管411以及412亦可由图3所示的NMOS晶体管Q2及Q3所取代,或是将图4所示的PMOS晶体管Q4由图3所示的pnp双极晶体管Q1所取代。由于图4所示的ESD防护电路的工作原理同图3,故不再赘述。
图5为本发明的ESD防护电路的另一实施例。图5相似于图4,不同之处在于,触发单元122具有触发元件510以及520。触发元件510以及520串联于电路线130与140之间。在本实施例中,触发元件510是为pnp双极晶体管511,而触发元件520是为PMOS晶体管521。由于图5所示的ESD防护电路的工作原理同图3,故不再赘述。
图6为本发明的ESD防护电路的另一实施例。图6相似于图3,不同之处在于检测单元121以及触发元件620。如图所示,触发单元122的触发元件620是由NMOS晶体管621所构成。电容611是耦接于NMOS晶体管621的漏极与栅极之间,电阻612是耦接在NMOS晶体管621的栅极与电源线140之间。在本实施例中,当ESD事件发生在电源线130,并且电源线140为相对接地端时,检测信号Sdet会被使能成高位准。当检测信号为高位准时,NMOS晶体管621会将触发信号Strig1及Strig2使能成高位准。
图7为本发明的ESD防护电路的另一实施例。图7相似于图6,不同之处在于,图7的触发单元122的触发元件710是由npn双极晶体管711所构成。由于图7的ESD防护电路的工作原理同图6,故不再赘述。
图8为本发明的ESD防护电路的另一实施例。图8相似于图6,不同之处在于,图8的触发单元122具有触发元件810以及820。在本实施例中,触发元件810是由NMOS晶体管811所构成,触发元件820是由npn双极晶体管821所构成。NMOS晶体管811与npn双极晶体管821串联于电源130与140之间。由于图8的ESD防护电路的工作原理同图6,故不再赘述。
虽然本发明已以较佳实施例揭露如上,然其并非用以限定本发明,任何熟悉本领域的技术人员,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,因此本发明的保护范围当视所附的权利要求范围所界定为准。
Claims (13)
1.一种静电放电防护电路,其特征在于,所述静电放电防护电路包括:
一检测单元,当所述静电放电事件发生时,使能一检测信号;
一触发单元,当所述检测信号被使能时,使能一第一及第二触发信号;以及
一放电单元,当所述第一及第二触发信号被使能时,提供一放电路径,用以释放所述静电放电事件所引起的放电电流。
2.如权利要求1所述的静电放电防护电路,其特征在于,所述放电单元包括:
一第一放电元件,接收所述第一触发信号;以及
一第二放电元件,接收所述第二触发信号,并与所述第一放电元件串联于所述第一及第二电源线之间,其中所述第一及第二放电元件均为npn双极晶体管或N型金属氧化半导体晶体管。
3.如权利要求1所述的静电放电防护电路,其特征在于,所述触发单元包括一第一触发元件,所述第一触发元件耦接于所述第一及第二电源线之间,并根据所述检测信号产生所述第一及第二触发信号,所述第一触发信号相同于所述第二触发信号,其中所述第一触发元件是为一P型金属氧化半导体晶体管、一N型金属氧化半导体晶体管、一pnp双极晶体管以及一npn双极晶体管之一。
4.如权利要求1所述的静电放电防护电路,其特征在于,所述触发单元包括:
一第一触发元件,根据所述检测信号产生所述第一触发信号;以及
一第二触发元件,与所述第一触发元件串联于所述第一及第二电源线之间,并根据所述检测信号产生所述第二触发信号。
5.如权利要求4所述的静电放电防护电路,其特征在于,当所述第一触发元件是为一pnp双极晶体管时,所述第二触发元件是为一P型金属氧化半导体晶体管,当所述第一触发元件是为一N型金属氧化半导体晶体管时,所述第二触发元件是为一npn双极晶体管,其中所述触发单元还包括:
一第一电阻,耦接于所述第二触发元件与所述第二电源线之间;
一第二电阻;以及
一第三电阻,与所述第二电阻串联于所述第一放电元件与所述第二电源线之间。
6.如权利要求1所述的静电放电防护电路,其特征在于,所述检测单元包括:
一电阻,耦接于所述第一电源线与所述触发单元之间;以及
一电容,耦接于所述触发单元与所述第二电源线之间。
7.如权利要求1所述的静电放电防护电路,其特征在于,所述检测单元包括:
一电阻,耦接于所述第二电源线与所述触发单元之间;以及
一电容,耦接于所述触发单元与所述第一电源线之间。
8.一种集成电路,其特征在于,所述的集成电路包括:
一核心电路,耦接于一第一电源线以及一第二电源线之间;以及
一静电放电防护电路,耦接于所述第一及第二电源线之间,用以避免一静电放电事件损害所述核心电路,所述静电放电防护电路包括:
一检测单元,当所述静电放电事件发生时,使能一检测信号;
一触发单元,当所述检测信号被使能时,使能一第一及第二触发信号;以及
一放电单元,当所述第一及第二触发信号被使能时,提供一放电路径,用以释放所述静电放电事件所引起的放电电流。
9.如权利要求8所述的集成电路,其特征在于,所述放电单元包括:
一第一放电元件,接收所述第一触发信号;以及
一第二放电元件,接收所述第二触发信号,并与所述第一放电元件串联于所述第一及第二电源线之间,其中所述第一及第二放电元件均为npn双极晶体管或N型金属氧化半导体晶体管。
10.如权利要求8所述的集成电路,其特征在于,所述触发单元包括一第一触发元件,所述第一触发元件耦接于所述第一及第二电源线之间,并根据所述检测信号产生所述第一及第二触发信号,所述第一触发信号相同于所述第二触发信号,其中所述第一触发元件是为一P型金属氧化半导体晶体管、一N型金属氧化半导体晶体管、一pnp双极晶体管以及一npn双极晶体管之一。
11.如权利要求8所述的集成电路,其特征在于,所述触发单元包括:
一第一触发元件,根据所述检测信号产生所述第一触发信号;以及
一第二触发元件,与所述第一触发元件串联于所述第一及第二电源线之间,并根据所述检测信号产生所述第二触发信号,其中当所述第一触发元件是为一pnp双极晶体管时,所述第二触发元件是为一P型金属氧化半导体晶体管,当所述第一触发元件是为一N型金属氧化半导体晶体管时,所述第二触发元件是为一npn双极晶体管,其中所述触发单元还包括:
一第一电阻,耦接于所述第二触发元件与所述第二电源线之间;
一第二电阻;以及
一第三电阻,与所述第二电阻串联于所述第一放电元件与所述第二电源线之间。
12.如权利要求8所述的集成电路,其特征在于,所述检测单元包括:
一电阻,耦接于所述第一电源线与所述触发单元之间;以及
一电容,耦接于所述触发单元与所述第二电源线之间。
13.如权利要求8所述的集成电路,其特征在于,所述检测单元包括:
一电阻,耦接于所述第二电源线与所述触发单元之间;以及
一电容,耦接于所述触发单元与所述第一电源线之间。
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