CN103247621A - 静电放电保护电路 - Google Patents

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Abstract

本发明提供一种静电放电保护电路。该静电放电保护电路包括第一NMOS晶体管、第二NMOS晶体管、检测单元以及触发单元。其中，该第一NMOS晶体管，耦接于电源线；该第二NMOS晶体管的漏极耦接于该第一NMOS晶体管以及该第二NMOS晶体管的源极耦接于地；该检测单元，用于当静电放电事件发生于该电源线时提供检测信号；该触发单元，用于按顺序导通该第二NMOS晶体管和该第一NMOS晶体管以响应该检测信号，使得通过该第一NMOS晶体管和该第二NMOS晶体管形成从该电源线到地的放电路径。本发明提出的静电放电保护电路，可使集成电路的电子元件避免静电放电损害。

Description

静电放电保护电路
技术领域
本发明是有关于静电放电（electrostatic discharge,ESD）保护电路，特别是有关于一种用于低电压过程的静电放电保护电路。
背景技术
静电放电现象将引起半导体元件的损害以及影响集成电路的正常功能。因此，在设计阶段，提高集成电路的静电放电保护以增加静电放电灵敏度是集成电路设计的必要目标。
近来，由于低电压制造技术的快速发展，越来越多的集成电路操作于低操作电压，例如，标准逻辑电路的操作电压（即1.8V等）。然而，对某些具有特定应用需求的产品，集成电路的某些引脚需操作于较高电压（即3V、3.3V等）。
对于集成电路来说，当较高电压施加于低电压元件时，低电压元件可能会失灵。在此情况下，由于低电压静电放电保护电路不能保护操作于较高电压的引脚，低电压元件的功能将会出错。
发明内容
有鉴于此，本发明提出一种静电放电保护电路。
依据本发明一实施方式，提供一种静电放电保护电路。该静电放电保护电路包括第一NMOS晶体管、第二NMOS晶体管、检测单元以及触发单元。其中，该第一NMOS晶体管，耦接于电源线；该第二NMOS晶体管的漏极耦接于该第一NMOS晶体管以及该第二NMOS晶体管的源极耦接于地；该检测单元，用于当静电放电事件发生于该电源线时提供检测信号；该触发单元，用于按顺序导通该第二NMOS晶体管和该第一NMOS晶体管以响应该检测信号，使得通过该第一NMOS晶体管和该第二NMOS晶体管形成从该电源线到地的放电路径。
依据本发明另一实施方式，提供一种静电放电保护电路。该静电放电保护电路包括第一二极管、第一NMOS晶体管、第二NMOS晶体管、检测单元以及触发单元。其中，该第一二极管，具有耦接于焊盘的阳极和耦接于电源线的阴极；该第一NMOS晶体管耦接于该焊盘；该第二NMOS晶体管，该第二NMOS晶体管的漏极耦接于第一晶体管的源极以及该第二NMOS晶体管的源极耦接于地；该检测单元，耦接于该电源线和地之间，用于当静电放电事件在该焊盘处发生时提供检测信号；该触发单元，耦接于该电源线和地之间，用于按顺序导通该第二NMOS晶体管和该第一NMOS晶体管以响应该检测信号，使得形成从该焊盘到地的通过该第一NMOS晶体管和第二NMOS晶体管的第一放电路径。
本发明所提出的静电放电保护电路，可使集成电路的电子元件避免静电放电损害。
附图说明
图1为根据本发明实施方式的静电放电保护电路的示意图。
图2为根据本发明另一个实施方式的静电放电保护电路的示意图。
图3为根据本发明另一个实施方式的静电放电保护电路的示意图。
图4为根据本发明另一个实施方式的静电放电保护电路的示意图。
图5为根据本发明另一个实施方式的静电放电保护电路的示意图。
图6为根据本发明另一个实施方式的静电放电保护电路的示意图。
具体实施方式
以下为执行本发明的最佳实施方式，其目的是解释本发明的基本原理，不应将其作为本发明的限制条件。本发明涵盖的范围应以权利要求所界定的范围为准。
图1为根据本发明实施方式的静电放电保护电路100的示意图。其中静电放电保护电路100实现于集成电路（integrated circuit,IC）中。静电放电保护电路100包括NMOS晶体管N1、NMOS晶体管N2、检测单元10以及触发单元20。检测单元10用于当静电放电事件发生于电源线VDD时提供检测信号DET。检测单元10包括电阻R1、电阻R2、电阻R3以及二极管D1。电阻R1耦接于电源线VDD和NMOS晶体管N1的栅极之间；电阻R2耦接于地GND和NMOS晶体管N1的栅极之间。电阻R3耦接于电源线VDD和二极管D1之间，其中二极管D1的阴极耦接于电阻R3并且二极管D1的阳极耦接于地GND。进一步地，二极管D1可以是任意元件类型（P-N二极管，MOS连接的二极管等）。触发单元20用于按顺序导通NMOS晶体管N2和NMOS晶体管N1以响应检测信号DET，使得通过NMOS晶体管N1和NMOS晶体管N2形成从电源线VDD到地的放电路径。触发单元20包括PMOS晶体管P1、PMOS晶体管P2以及电阻R4，电阻R4耦接于NMOS晶体管N2的栅极和地GND之间。PMOS晶体管P1的源极耦接于电源线VDD以及PMOS晶体管P1的漏极耦接于NMOS晶体管N2的栅极。PMOS晶体管P2的源极耦接于NMOS晶体管N1的栅极以及PMOS晶体管P2的漏极耦接于NMOS晶体管N2的栅极。PMOS晶体管P1的栅极和PMOS晶体管P2的栅极耦接于二极管D1的阴极以用于接收检测信号DET，以及PMOS晶体管P1和PMOS晶体管P2的衬底（bulk）均耦接于电源线VDD。在此实施方式中，为求可靠性，NMOS晶体管N1和NMOS晶体管N2为堆叠（stacked）NMOS晶体管，其中NMOS晶体管N1的漏极耦接于电源线VDD以及NMOS晶体管N1的源极耦接于NMOS晶体管N2的漏极，并且NMOS晶体管N2的源极耦接于地GND。NMOS晶体管N1的栅极通过控制信号CTRL1控制，并且NMOS晶体管N2的栅极通过控制信号CTRL2控制，其中NMOS晶体管N1和NMOS晶体管N2的衬底耦接于地GND。
在图1中，NMOS晶体管N1和NMOS晶体管N2以及PMOS晶体管P1和PMOS晶体管P2为低压元件（例如，1.8V），以及高固定电压（例如，3.3V）通过集成电路的电源焊盘施加于电源线VDD。在正常模式中（即不发生静电放电事件时），控制信号CTRL1根据在电阻R1和电阻R2之间的分压电压来确定，例如若R1=R2，则CTRL1=VDD/2。因此，NMOS晶体管N1被导通。此外，由于二极管D1被截止，检测信号DET根据电源线的电压VDD来确定。因此，PMOS晶体管P1和PMOS晶体管P2被截止，然后控制信号CTRL2通过电阻R4被下拉至地GND。因此，NMOS晶体管N2被截止。当静电放电事件在电源线VDD处发生时，检测单元10提供检测信号DET以响应静电放电事件来导通PMOS晶体管P1和PMOS晶体管P2。接下来，如标号S1所示，静电放电事件能量的一部分从电源线VDD通过PMOS晶体管P1以导通NMOS晶体管N2，然后通过PMOS晶体管P2以导通NMOS晶体管N1，即静电放电事件能量的一部分通过PMOS晶体管P1以及PMOS晶体管P2导通NMOS晶体管N1。因此，在静电放电模式中通过NMOS晶体管N1和NMOS晶体管N2形成从电源线VDD至地GND的放电路径，以使得耦接于电源线VDD的集成电路的电子元件避免静电放电损害。此外，寄生双极型晶体管（parasitic bipolar transistor）BJT和寄生电阻（parasitic resistor）RP可以进一步提供额外的放电路径，以用于静电放电保护电路100。
图2为根据本发明另一个实施方式的静电放电保护电路200的示意图。其中静电放电保护电路200实现于集成电路（integrated circuit,IC）中。静电放电保护电路200包括NMOS晶体管N1、NMOS晶体管N2、检测单元30以及触发单元40。检测单元30包括电阻R1、电阻R2、电阻R3、电阻R5以及电容C，其中电容C通过NMOS晶体管形成。电阻R1耦接于电源线VDD和NMOS晶体管N1的栅极之间；电阻R2耦接于地GND和NMOS晶体管N1的栅极之间。电阻R3耦接于电源线VDD和电阻R5之间。电阻R5耦接于电阻R3和地GND之间。电容C与电阻R5并联。触发单元40包括PMOS晶体管P1、PMOS晶体管P2、NMOS晶体管N3和二极管链50。二极管链50耦接于电源线VDD以及PMOS晶体管P1的源极之间，并且二极管链50包括多个二极管D2。每一个二极管D2以正向传导方向从电源线耦接至PMOS晶体管P1的源极。此外，每一个二极管D2可以是任意元件类型（P-N二极管，MOS连接的二极管等）。二极管D2数量根据实际应用来确定。举例来说，二极管链50的正向偏置电压加上PMOS晶体管P1的阈值电压等于检测信号DET的电压。根据本发明的一个实施方式，二极管链50可以仅包含单一二极管D2。此外，根据本发明的另一个实施方式，二极管链50可以由其他等效装置代替，例如，二极管链50可以由PMOS晶体管链代替，PMOS晶体管链以正向传导方向从电源线耦接至PMOS晶体管P1的源极，其中PMOS晶体管链中的每一个PMOS晶体管的栅极和漏极彼此耦接。PMOS晶体管链可以仅包含单一PMOS晶体管。
PMOS晶体管P1的源极耦接于二极管链50，以及PMOS晶体管P1的漏极耦接于NMOS晶体管N2的栅极。PMOS晶体管P2的源极耦接于NMOS晶体管N1的栅极，以及PMOS晶体管P2的漏极耦接于NMOS晶体管N2的栅极。PMOS晶体管P1的栅极和PMOS晶体管P2的栅极耦接于电容C并用于接收检测信号DET，并且PMOS晶体管P1的衬底和PMOS晶体管P2的衬底分别耦接于二极管链50和电源线VDD。NMOS晶体管N3的漏极耦接于PMOS晶体管P1的漏极，以及NMOS晶体管N3的源极耦接于地，其中NMOS晶体管N3的栅极耦接于电容C以用于接收检测信号DET。相似的，为求可靠性，NMOS晶体管N1和NMOS晶体管N2为堆叠NMOS晶体管。其中NMOS晶体管N1的漏极耦接于电源线VDD，以及NMOS晶体管N1的源极耦接于NMOS晶体管N2的漏极，并且NMOS晶体管N2的源极耦接于地GND。NMOS晶体管N1的栅极通过控制信号CTRL1控制，并且NMOS晶体管N2的栅极通过控制信号CTRL2控制，其中NMOS晶体管N1和NMOS晶体管N2的衬底耦接于地GND。
在图2中，NMOS晶体管N1、NMOS晶体管N2和NMOS晶体管N3以及PMOS晶体管P1和PMOS晶体管P2为低压元件（例如，1.8V），以及高固定电压（例如，3.3V）通过集成电路的电源焊盘施加于电源线VDD。在正常模式中（即不发生静电放电事件时），控制信号CTRL1根据在电阻R1和电阻R2之间的分压电压来确定，例如若R1=R2，则CTRL1=VDD/2。因此，NMOS晶体管N1被导通。此外，检测信号DET根据电阻R3和电阻R5之间的分压电压确定，例如若R3=R5，则DET=VDD/2。因此，PMOS晶体管P1和PMOS晶体管P2被截止并且NMOS晶体管N3被导通，然后控制信号CTRL2通过NMOS晶体管N3被下拉至地GND。因此，NMOS晶体管N2被截止。当静电放电事件在电源线VDD处发生时，检测单元30提供检测信号DET以响应静电放电事件来导通PMOS晶体管P1和PMOS晶体管P2并截止NMOS晶体管N3。接下来，如标号S2所示，静电放电事件能量的一部分从电源线VDD通过二极管链50和PMOS晶体管P1以导通NMOS晶体管N2，然后通过PMOS晶体管P2以导通NMOS晶体管N1，即静电放电事件能量的一部分通过PMOS晶体管P1以及PMOS晶体管P2导通NMOS晶体管N1。因此，在静电放电模式中通过NMOS晶体管N1和NMOS晶体管N2形成从电源线VDD至地GND的放电路径，以使得耦接于电源线VDD的集成电路的电子元件避免静电放电损害。此外，寄生双极型晶体管BJT和寄生电阻RP可以进一步提供额外的放电路径用于静电放电保护电路200。
图3为根据本发明另一个实施方式的静电放电保护电路300的示意图。其中静电放电保护电路300实现于集成电路中。与图1所示的静电放电保护电路100相比，静电放电保护电路300为集成电路的输入/输出焊盘（input/output pad）60提供静电放电保护。静电放电保护电路300包括二极管D3、NMOS晶体管N4、NMOS晶体管N5、检测单元10以及触发单元20，其中检测单元10和触发单元20的实现细节与图1描述的检测单元10和触发单元20的实施方式的实现细节大致相同。检测单元10，耦接于电源线VDD和地之间，用于当静电放电事件在输入/输出焊盘60处发生时提供检测信号。触发单元20，耦接于电源线VDD和地之间，用于按顺序导通NMOS晶体管N5和NMOS晶体管N4以响应检测信号，使得形成从输入/输出焊盘60到地GND的通过NMOS晶体管N4和NMOS晶体管N5的第一放电路径。晶体管D3的阳极耦接于输入/输出焊盘60并且二极管D3的阴极耦接于电源线VDD。此外，二极管D3可以是任意元件类型（P-N二极管，MOS连接的二极管等）。NMOS晶体管N4的漏极耦接于二极管D3的阳极，以及NMOS晶体管N4的源极耦接于NMOS晶体管N5的漏极，NMOS晶体管N4的栅极耦接于电阻R1、电阻R2和PMOS晶体管P2的源极，并用于接收控制信号CTRL1。NMOS晶体管N5的漏极耦接于NMOS晶体管N4的源极，以及NMOS晶体管N5的源极耦接于地GND，NMOS晶体管N5的栅极耦接于电阻R4、PMOS晶体管P1的漏极和PMOS晶体管P2的漏极并用于接收控制信号CTRL2。NMOS晶体管N4和NMOS晶体管N5的衬底耦接于地GND。
在图3中，NMOS晶体管N4、NMOS晶体管N5以及PMOS晶体管P1和PMOS晶体管P2为低压元件（例如，1.8V），以及高固定电压（例如，3.3V）通过集成电路的电源焊盘施加于电源线VDD。在正常模式中（即不发生静电放电事件时），控制信号CTRL1根据在电阻R1和电阻R2之间的分压电压来确定，例如若R1=R2，则CTRL1=VDD/2。因此，NMOS晶体管N4被导通。此外，由于二极管D1截止，检测信号DET根据电源线VDD的电压来确定。因此，PMOS晶体管P1和PMOS晶体管P2被截止，然后控制信号CTRL2通过电阻R4被下拉至地GND。因此，NMOS晶体管N5被截止。当静电放电事件在输入/输出焊盘60处发生时，静电放电事件能量的一部分从输入/输出焊盘60通过二极管D3至电源线VDD。因此，检测单元10提供检测信号DET以响应静电放电事件，来导通PMOS晶体管P1和PMOS晶体管P2。当静电放电事件在输入/输出焊盘60处发生时，如标号S3所示，静电放电事件能量的一部分从而通过二极管D3、电源线VDD以及PMOS晶体管P1，以导通NMOS晶体管N5，然后通过PMOS晶体管P2以导通NMOS晶体管N4，即静电放电事件能量的一部分通过二极管D3、电源线VDD、PMOS晶体管P1以及PMOS晶体管P2导通NMOS晶体管N4。因此，在静电放电模式中通过NMOS晶体管N4和NMOS晶体管N5形成从输入/输出焊盘60至地GND的放电路径，以使得耦接于电源线VDD的集成电路的电子元件避免静电放电损害。相似地，寄生双极型晶体管BJT和寄生电阻RP可以进一步提供额外的放电路径用于静电放电保护电路300（为求简洁，图3未绘示寄生双极型晶体管BJT和寄生电阻RP）。
图4为根据本发明另一个实施方式的静电放电保护电路400的示意图。其中静电放电保护电路400实现于集成电路中。与图3所示的静电放电保护电路300相比，静电放电保护电路400进一步包括NMOS晶体管N1和NMOS晶体管N2。NMOS晶体管N1的漏极耦接于电源线VDD，以及NMOS晶体管N1的源极耦接于NMOS晶体管N2，其中NMOS晶体管N1的栅极耦接于NMOS晶体管N4的栅极。NMOS晶体管N2的漏极耦接于NMOS晶体管N1的源极，以及NMOS晶体管N2的源极耦接于地GND，其中NMOS晶体管N2的栅极耦接于NMOS晶体管N5的栅极。在图4中，NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N4和NMOS晶体管N5以及PMOS晶体管P1和PMOS晶体管P2为低压元件（例如，1.8V），以及高固定电压（例如，3.3V）通过集成电路的电源焊盘施加于电源线VDD。在正常模式中（即不发生静电放电事件时），控制信号CTRL1根据在电阻R1和电阻R2之间的分压电压来确定，例如若R1=R2，则CTRL1=VDD/2。因此，NMOS晶体管N1和NMOS晶体管N4被导通。此外，由于二极管D1被截止，检测信号DET根据电源线VDD的电压来确定。因此，PMOS晶体管P1和PMOS晶体管P2被截止，然后控制信号CTRL2通过电阻R4被下拉至地GND。因此，NMOS晶体管N2和NMOS晶体管N5被截止。当静电放电事件在输入/输出焊盘60处发生时，静电放电事件能量的一部分从输入/输出焊盘60通过二极管D3至电源线VDD。因此，检测单元10提供检测信号DET以响应静电放电事件，来导通PMOS晶体管P1和PMOS晶体管P2。当静电放电事件在输入/输出焊盘60处发生时，如标号S4所示，来自输入/输出焊盘60静电放电事件能量的一部分从而通过二极管D3、电源线VDD以及PMOS晶体管P1，以导通NMOS晶体管N2和NMOS晶体管N5，然后通过PMOS晶体管P2以导通NMOS晶体管N1和NMOS晶体管N4，即静电放电事件能量的一部分通过二极管D3、电源线VDD、PMOS晶体管P1以及PMOS晶体管P2导通NMOS晶体管N1和NMOS晶体管N4。在静电放电模式中，通过NMOS晶体管N4和NMOS晶体管N5形成从输入/输出焊盘60至地GND的第一放电路径，和通过二极管D3、NMOS晶体管N1和NMOS晶体管N2形成从输入/输出焊盘60至地的GND的第二放电路径。因此，可使耦接于电源线VDD的集成电路的电子元件避免静电放电的损害。相似地，寄生双极型晶体管BJT和寄生电阻RP可以进一步提供额外的放电路径用于静电放电保护电路400（为求简洁，图4未绘示寄生双极型晶体管BJT和寄生电阻RP）。
图5为根据本发明另一个实施方式的静电放电保护电路500的示意图。其中静电放电保护电路500实现于集成电路中。与图2所示的静电放电保护电路200相比，静电放电保护电路500为集成电路的输入/输出焊盘（input/output pad）60提供静电放电保护。静电放电保护电路500包括二极管D3、NMOS晶体管N4、NMOS晶体管N5、检测单元30以及触发单元40，其中检测单元30和触发单元40的实现细节与图2描述的检测单元30和触发单元40的实施方式的实现细节大致相同。和图2描述的二极管链50的结构相似，图5中的二极管链50中的每一个二极管D2可以是任意元件类型（P-N二极管，MOS连接的二极管等）。举例来说，二极管链50可以由其他等效装置代替，例如，二极管链50可以由PMOS晶体管链代替，PMOS晶体管链以正向传导方向从电源线耦接至PMOS晶体管P1的源极，其中PMOS晶体管链中的每一个PMOS晶体管的栅极和漏极彼此耦接。PMOS晶体管链可以仅包含单一PMOS晶体管。晶体管D3的阳极耦接于输入/输出焊盘60并且二极管D3的阴极耦接于电源线VDD。NMOS晶体管N4的漏极耦接于二极管D3的阳极，以及NMOS晶体管N4的源极耦接于NMOS晶体管N5的漏极。NMOS晶体管N4的栅极耦接于电阻R1、电阻R2和PMOS晶体管P2的源极，并用于接收控制信号CTRL1。NMOS晶体管N5的漏极耦接于NMOS晶体管N4的源极，以及NMOS晶体管N5的源极耦接于地GND。NMOS晶体管N5的栅极耦接于NMOS晶体管N3的漏极、PMOS晶体管P1的漏极和PMOS晶体管P2的漏极，并用于接收控制信号CTRL2。
在图5中，NMOS晶体管N4、NMOS晶体管N5以及PMOS晶体管P1和PMOS晶体管P2为低压元件（例如，1.8V），以及高固定电压（例如，3.3V）通过集成电路的电源焊盘施加于电源线VDD。在正常模式中（即不发生静电放电事件时），控制信号CTRL1根据在电阻R1和电阻R2之间的分压电压来确定，例如若R1=R2，则CTRL1=VDD/2。因此，NMOS晶体管N4被导通。此外，检测信号DET根据电阻R3和电阻R5之间的分压电压确定，例如若R3=R5，则DET=VDD/2。因此，PMOS晶体管P1和PMOS晶体管P2被截止并且NMOS晶体管N3被导通，然后控制信号CTRL2通过NMOS晶体管N3被下拉至地GND。因此，NMOS晶体管N5被截止。当静电放电事件在输入/输出焊盘60处发生时，静电放电事件能量的一部分从输入/输出焊盘60通过二极管D3至电源线VDD。因此，检测单元30提供检测信号DET以响应静电放电事件，来导通PMOS晶体管P1和PMOS晶体管P2并关闭NMOS晶体管N3。当静电放电事件在输入/输出焊盘60处发生时，如标号S5所示，静电放电事件能量的一部分从而通过二极管D3、电源线VDD，二极管链50以及PMOS晶体管P1，以导通NMOS晶体管N5，然后通过PMOS晶体管P2来导通NMOS晶体管N4，即静电放电事件能量的一部分通过二极管D3、电源线VDD、PMOS晶体管P1以及PMOS晶体管P2导通NMOS晶体管N4。因此，在静电放电模式中通过NMOS晶体管N4和NMOS晶体管N5形成从输入/输出焊盘60至地GND的放电路径，以使得耦接于电源线VDD的集成电路的电子元件避免静电放电损害。相似地，寄生双极型晶体管BJT和寄生电阻RP可以进一步提供额外的放电路径用于静电放电保护电路500（为求简洁，图5未绘示寄生双极型晶体管BJT和寄生电阻RP）。
图6为根据本发明另一个实施方式的静电放电保护电路600的示意图。其中静电放电保护电路600实现于集成电路（integrated circuit，IC）中。与图5所示的静电放电保护电路500相比，静电放电保护电路600进一步包括NMOS晶体管N1、NMOS晶体管N2。NMOS晶体管N1的漏极耦接于电源线VDD，以及NMOS晶体管N1的源极耦接于NMOS晶体管N2的漏极，NMOS晶体管N1的栅极耦接于NMOS晶体管N4的栅极。NMOS晶体管N2的漏极耦接于NMOS晶体管N1的源极，以及NMOS晶体管N2的源极耦接于地GND，NMOS晶体管N2的栅极耦接于NMOS晶体管N5的栅极。在图6中，NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N4和NMOS晶体管N5以及PMOS晶体管P1和PMOS晶体管P2为低压元件（例如，1.8V），以及高固定电压（例如，3.3V）通过集成电路的电源焊盘施加于电源线VDD。在正常模式中（即不发生静电放电事件时），控制信号CTRL1根据在电阻R1和电阻R2之间的分压电压来确定，例如若R1=R2，则CTRL1=VDD/2。因此，NMOS晶体管N1和NMOS晶体管N4被导通。此外，检测信号DET根据电阻R3和电阻R5之间的分压电压确定，例如若R3=R5，则DET=VDD/2。因此，PMOS晶体管P1和PMOS晶体管P2被截止并且NMOS晶体管N3被导通，然后控制信号CTRL2通过NMOS晶体管N3被下拉至地GND。因此，NMOS晶体管N2和NMOS晶体管N5被截止。当静电放电事件在输入/输出焊盘60处发生时，静电放电事件能量的一部分从输入/输出焊盘60通过二极管D3至电源线VDD。因此，检测单元30提供检测信号DET以响应静电放电事件，来导通PMOS晶体管P1和PMOS晶体管P2并关闭NMOS晶体管N3。当静电放电事件在输入/输出焊盘60处发生时，如标号S6所示，来自输入/输出焊盘60的静电放电事件能量的一部分从而通过二极管D3、电源线VDD、二极管链50以及PMOS晶体管P1，以导通NMOS晶体管N2和晶体管N5，然后通过PMOS晶体管P2来导通NMOS晶体管N1和NMOS晶体管N4，即静电放电事件能量的一部分通过二极管D3、电源线VDD、PMOS晶体管P1以及PMOS晶体管P2导通NMOS晶体管N1和NMOS晶体管N4。在静电放电模式中通过NMOS晶体管N4和NMOS晶体管N5形成从输入/输出焊盘60至地GND的第一放电路径，并且通过二极管D3、NMOS晶体管N1和NMOS晶体管N2形成从输入/输出焊盘60至地GND的第二放电路径。因此，使得耦接于电源线VDD的集成电路的电子元件避免静电放电损害。相似地，寄生双极型晶体管BJT和寄生电阻RP可以进一步提供额外的放电路径用于静电放电保护电路600（为求简洁，图6未绘示寄生双极型晶体管BJT和寄生电阻RP）。
虽然本发明以较佳实施方式揭露如上，然而此较佳实施方式并非用以限定本发明，本领域技术人员不脱离本发明的精神和范围内，凡依本发明申请专利范围所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种静电放电保护电路，其特征在于，包括：
第一NMOS晶体管，耦接于电源线；
第二NMOS晶体管，该第二NMOS晶体管的漏极耦接于该第一NMOS晶体管以及该第二NMOS晶体管的源极耦接于地；
检测单元，用于当静电放电事件发生于该电源线时提供检测信号；以及
触发单元，用于按顺序导通该第二NMOS晶体管和该第一NMOS晶体管以响应该检测信号，使得通过该第一NMOS晶体管和该第二NMOS晶体管形成从该电源线到地的放电路径。
2.根据权利要求1所述的静电放电保护电路，其特征在于，该检测单元包括：
第一电阻，耦接于该电源线和该第一NMOS晶体管的栅极之间；
第二电阻，耦接于该第一NMOS晶体管的栅极和地之间；
第三电阻，耦接于该电源线；以及
二极管，该二极管的阳极耦接于地，以及该二极管的阴极耦接于该第三电阻。
3.根据权利要求2所述的静电放电保护电路，其特征在于，该触发单元包括：
第一PMOS晶体管，该第一PMOS晶体管的源极耦接于该电源线，以及该第一PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，并且该第一PMOS晶体管的栅极耦接于该二极管的阴极用于接收该检测信号；
第四电阻，耦接于该第二NOMS晶体管的栅极和地之间；以及
第二PMOS晶体管，该第二PMOS晶体管的源极耦接于该第一NMOS晶体管的栅极，以及该第二PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，并且该第二PMOS晶体管的栅极耦接于该二极管的阴极用于接收该检测信号，
其中，当不发生该静电放电事件时，该第一PMOS晶体管和该第二PMOS晶体管通过该检测信号截止；
其中，当不发生该静电放电事件时，该第一NMOS晶体管通过位于该第一电阻和该第二电阻之间的分压电压导通，并且该第二NMOS晶体管通过该第四电阻截止。
4.根据权利要求3所述的静电放电保护电路，其特征在于，当该静电放电事件发生时，该第一PMOS晶体管和该第二PMOS晶体管通过检测信号导通；其中，来自该电源线的静电放电能量通过该第一PMOS晶体管从而导通该第二NMOS晶体管，以及来自该电源线的静电放电能量通过该第一PMOS晶体管以及该第二PMOS晶体管从而导通该第一NMOS晶体管。
5.根据权利要求1所述的静电放电保护电路，其特征在于，该检测单元包括：
第一电阻，耦接于该电源线和该第一NMOS晶体管的栅极之间；
第二电阻，耦接于该第一NMOS晶体管的栅极和地之间；
第三电阻，耦接于该电源线；
第四电阻，耦接于该第三电阻和地之间；以及
电容，与该第四电阻并联。
6.根据权利要求5所述的静电放电保护电路，其特征在于，该触发单元包括：
第一PMOS晶体管，该第一PMOS晶体管的源极耦接于该电源线，以及该第一PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，该第一PMOS晶体管的栅极耦接于该电容用于接收该检测信号；
第三NMOS晶体管，该第三NMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，以及该第三NMOS晶体管的源极耦接于地，该第三NMOS晶体管的栅极耦接于该电容并用于接收该检测信号；
至少一个二极管，以正向传导方向从该电源线耦接至该第一PMOS晶体管；以及
第二PMOS晶体管，该第二PMOS晶体管的源极耦接于该第一NMOS晶体管的栅极，以及该第二PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，并且该第二PMOS晶体管的栅极耦接于该电容以用于接收该检测信号，
其中，当不发生该静电放电事件时，该第一PMOS晶体管和该第二PMOS晶体管通过该检测信号截止；
其中，当不发生该静电放电事件时，该第一NMOS晶体管通过位于该第一电阻和该第二电阻之间的分压电压导通，并且该第二NMOS晶体管通过该第三NMOS晶体管截止。
7.根据权利要求6所述的静电放电保护电路，其特征在于，当该静电放电事件发生时，该第一PMOS晶体管和该第二PMOS晶体管通过该检测信号导通；其中，来自该电源线的静电放电能量通过该第一PMOS晶体管从而导通该第二NMOS晶体管，以及来自该电源线的静电放电能量通过该第一PMOS晶体管以及该第二PMOS晶体管从而导通该第一NMOS晶体管。
8.根据权利要求6所述的静电放电保护电路，其特征在于，该至少一个二极管由至少一个PMOS晶体管代替。
9.一种静电放电保护电路，其特征在于，包括：
第一二极管，该第一二极管的阳极耦接于焊盘，以及该第一二极管的阴极耦接于电源线；
第一NMOS晶体管耦接于该焊盘；
第二NMOS晶体管，该第二NMOS晶体管的漏极耦接于第一晶体管的源极，以及该第二NMOS晶体管的源极耦接于地；
检测单元，耦接于该电源线和地之间，用于当静电放电事件在该焊盘处发生时提供检测信号；
触发单元，耦接于该电源线和地之间，用于按顺序导通该第二NMOS晶体管和该第一NMOS晶体管以响应该检测信号，使得形成从该焊盘到地的通过该第一NMOS晶体管和第二NMOS晶体管的第一放电路径。
10.根据权利要求9所述的静电放电保护电路，其特征在于，该检测单元包括：
第一电阻，耦接于该电源线和该第一NMOS晶体管的栅极之间；
第二电阻，耦接于该第一NMOS晶体管的栅极和地之间；
第三电阻，耦接于该电源线；以及
第二二极管，该第二二极管的阳极耦接于地，以及该二二极管的阴极耦接于该第三电阻。
11.根据权利要求10所述的静电放电保护电路，其特征在于，该触发单元包括：
第一PMOS晶体管，该第一PMOS晶体管的源极耦接于该电源线，以及该第一PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，并且该第一PMOS晶体管的栅极耦接于该二二极管的阴极并用于接收该检测信号；
第四电阻，耦接于该第二NOMS晶体管的栅极和地之间；以及
第二PMOS晶体管，该第二PMOS晶体管的源极耦接于该第一NMOS晶体管的栅极，以及该第二PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，并且该第二PMOS晶体管的栅极耦接于该二极管的阴极并用于接收该检测信号，
其中，当不发生该静电放电事件时，该第一PMOS晶体管和该第二PMOS晶体管通过该检测信号截止；
其中，当不发生该静电放电事件时，该第一NMOS晶体管通过位于该第一电阻和该第二电阻之间的分压电压导通，并且该第二MOS晶体管通过该第四电阻截止。
12.根据权利要求11所述的静电放电保护电路，其特征在于，当该静电放电事件发生时，该第一PMOS晶体管和该第二PMOS晶体管通过该检测信号导通；其中，来自该焊盘的静电放电能量通过该第一二极管、该电源线、该第一PMOS晶体管从而导通该第二NMOS晶体管，以及来自该焊盘的静电放电能量通过该第一二极管、该电源线、该第一PMOS晶体管以及该第二PMOS晶体管从而导通该第一NMOS晶体管。
13.根据权利要求11所述的静电放电保护电路，其特征在于，进一步包括：
第三NMOS晶体管，耦接于该电源线，并且该第三NMOS晶体管的栅极耦接于该第一NMOS晶体管的栅极；以及
第四NMOS晶体管，该第四NMOS晶体管的漏极耦接于该第三NMOS晶体管的源极，以及该第四NMOS晶体管的源极耦接于地，并且该第四NMOS晶体管的栅极耦接于该第二NMOS晶体管的栅极；
其中，该第四NMOS晶体管和该第三NMOS晶体管被顺序导通以响应该检测信号，使得形成从焊盘到地的通过该第一二极管，该第三NMOS晶体管以及该第四NMOS晶体管的第二放电路径。
14.根据权利要求9所述的静电放电保护电路，其特征在于，该侦测单元包括：
第一电阻，耦接于该电源线和该第一NMOS晶体管的栅极之间；
第二电阻，耦接于第一NMOS晶体管的栅极和地之间；
第三电阻，耦接于该电源线；
第四电阻，耦接于该第三电阻和地之间；以及
电容，与该第四电阻并联。
15.根据权利要求14所述的静电放电保护电路，其特征在于，该触发单元包括：
第一PMOS晶体管，该第一PMOS晶体管的源极耦接于该电源线，以及该第一PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，该第一PMOS晶体管的栅极耦接于该电容用于接收该检测信号；
第三NMOS晶体管，该第三NMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极以及该第三NMOS晶体管的源极耦接于地，该第三NMOS晶体管的栅极耦接于该电容，用于接收该检测信号；
至少一个二极管，以正向传导方向从该电源线耦接至该第一PMOS晶体管；以及
第二PMOS晶体管，该第二PMOS晶体管的源极耦接于该第一NMOS晶体管的栅极，以及该第二PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极，并且该第二PMOS晶体管的栅极耦接于该电容以用于接收该检测信号，
其中，当不发生该静电放电事件时，该第一PMOS晶体管和该第二PMOS晶体管通过该检测信号截止；
其中，当不发生该静电放电事件时，该第一NMOS晶体管通过位于该第一电阻和该第二电阻之间的分压电压导通，并且该第二NMOS晶体管通过该第三NMOS晶体管截止。
16.根据权利要求15所述的静电放电保护电路，其特征在于，当该静电放电事件发生时，该第一PMOS晶体管和该第二PMOS晶体管通过该检测信号导通；其中，来自该焊盘的静电放电能量通过该第一二极管、该电源线以及该第一PMOS晶体管从而导通该第二NMOS晶体管，以及来自该焊盘的静电放电能量通过该第一二极管、该电源线、该第一PMOS晶体管以及该第二PMOS晶体管从而导通该第一NMOS晶体管。
17.根据权利要求15所述的静电放电保护电路，其特征在于，进一步包括：
第四NMOS晶体管耦接于该电源线，并且该第四NMOS晶体管的栅极耦接于该第一NMOS晶体管的栅极；以及
第五NMOS晶体管，该第五NMOS晶体管的漏极耦接于该第四NMOS晶体管的源极，以及该第五NMOS晶体管的源极耦接于地，并且该第五NMOS晶体管的栅极耦接于该第二NMOS晶体管的栅极，
其中，该第五NMOS晶体管以及该第四NMOS晶体管被顺序导通以响应该检测信号，使得形成从焊盘到地的通过第一二极管，第四NMOS晶体管以及该第五NMOS晶体管的第二放电路径。
18.根据权利要求15所述的静电放电保护电路，其特征在于，该至少一个二极管由至少一个PMOS晶体管代替。
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