TWI547096B - 靜電放電箝位電路 - Google Patents

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Description

靜電放電箝位電路
本發明係關於靜電放電之技術領域，尤指一種靜電放電箝位電路。
靜電放電(Electrostatic Discharge,ESD)是造成大多數的電子元件或電子系統受到過度電性應力(Electrical Overstress,EOS)破壞的主要因素。這種破壞會導致半導體元件以及電腦系統等的永久性毀壞，因而影響積體電路(Integrated Circuits,ICs)的電路功能，而使得電子產品工作不正常。
圖1係一習知的靜電放電電路100。其係由NMOS電晶體Q1、Q3、一PMOS電晶體Q2、一電阻R1、及一電容C1所構成。其中，該NMOS電晶體Q1係一靜電放電電晶體。於平常時，由Vdd經由電阻R1，而對電容C1充電，節點X的電壓約為5V，與Vdd電壓相近，故PMOS電晶體Q2為關閉狀態(OFF)、NMOS電晶體Q3為導通狀態(ON)，因此節點Y的電壓與節點Z的電壓相近，大約為0V。故NMOS電晶體Q1為關閉狀態。
當在Vdd由靜電所形成的正突波電壓時，由於對電容充電較慢，因此PMOS電晶體Q2的源極與閘極之間出現壓差，而使 PMOS電晶體Q2導通，因此節點Y的電壓往上拉，故使NMOS電晶體Q1導通，以將Vdd上的正突波電壓導向一接地點Gnd。此即靜電放電電路100的工作原理。
然而，當PMOS電晶體Q2開始導通且節點Y的電壓開始往上拉時，由於NMOS電晶體Q3亦為導通狀態，且節點Z接地，故節點Y並無法迅速往上拉，致使NMOS電晶體Q1導通緩慢。故Vdd上的正突波電壓容易對相關電路造成傷害。因此，習知靜電放電電路結構仍有改善的空間。
本發明之目的主要係在提供一靜電放電箝位電路，其可提昇放電速度，將電源上的正突波電壓或負突波電壓迅速放電，進而保護相關電路。
依據本發明之一特色，本發明提出一種靜電放電箝位電路，包括一靜電放電(Electrostatic Discharge,ESD)裝置、一靜電放電觸發裝置、及一阻隔元件。該靜電放電裝置連接至一電源，該電源具有一高電位及一接地，該靜電放電裝置的一第一端連接於該高電位，其一第二端連接於該接地，以將該電源產生的靜電放電。該靜電放電觸發裝置連接至該電源及該靜電放電裝置，其依據該電源之高電位，以產生一控制訊號至該靜電放電裝置之一第三端，俾控制該靜電放電裝置開啟或關閉，以使該靜電放電裝置將該電源產生的靜電放電。該阻隔元件連接至該靜電放電觸發裝置及該靜電放電裝置，以提昇該靜電放電裝置之 放電速度。
100‧‧‧靜電放電電路
Q1、Q3‧‧‧NMOS電晶體
Q2‧‧‧PMOS電晶體
R1‧‧‧電阻
C1‧‧‧電容
200‧‧‧靜電放電箝位電路
210‧‧‧靜電放電裝置
220‧‧‧靜電放電觸發裝置
230‧‧‧阻隔元件
Vdd‧‧‧高電位
Gnd‧‧‧接地
N1‧‧‧第一NMOS電晶體
P1‧‧‧第一PMOS電晶體
N2‧‧‧第二NMOS電晶體
R‧‧‧第一電阻
C‧‧‧電容
N‧‧‧長方形
600‧‧‧靜電放電箝位電路
P2‧‧‧第二PMOS電晶體
圖1係一習知的靜電放電電路。
圖2係本發明之靜電放電箝位電路的方塊圖。
圖3係本發明之靜電放電箝位電路的詳細電路圖。
圖4係本發明與習知技術之一模擬比較圖。
圖5係本發明與習知技術之另一模擬比較圖。
圖6係本發明種靜電放電箝位電路之另一方塊圖。
圖7係本發明圖6一種靜電放電箝位電路之詳細電路圖。
圖2係本發明一第一實施例之一種靜電放電箝位電路200之方塊圖。該靜電放電箝位電路200包括一靜電放電(Electrostatic Discharge,ESD)裝置210、一靜電放電觸發裝置(ESD gate trigger circuit)220、及一阻隔元件(Blocking component)230。
該靜電放電裝置210連接至一具有一高電位Vdd的電源及一接地Gnd。該靜電放電裝置的一第一端連接於該高電位Vdd，其一第二端連接於該接地Gnd，以將該電源產生的靜電放電。
該靜電放電觸發裝置220連接至該電源及該靜電放電裝置210，其依據該電源之高電位Vdd，以產生一控制訊號(Control signal)至該靜電放電裝置210之一第三端，俾控制該靜電放電裝置210 開啟或關閉，以使該靜電放電裝置210將該電源產生的靜電放電。
該阻隔元件230連接至該靜電放電觸發裝置220及該靜電放電裝置210之該第二端，以提昇該靜電放電裝置210之放電速度。
圖3係本發明之第一實施例靜電放電箝位電路200的詳細電路圖。如圖3所示，該靜電放電裝置210為一三端元件。該靜電放電裝置210可為MOS電晶體、BJT電晶體、FET電晶體、或矽控整流器(Silicon Controlled Rectifier,SCR)。其中，於本實施例中，該靜電放電裝置為一第一NMOS電晶體N1，該第一NMOS電晶體N1的一汲極D連接至該高電位Vdd，其一源極S連接至該接地Gnd。
該靜電放電觸發裝置220包含一第一PMOS電晶體P1、一第二NMOS電晶體N2、一第一電阻R、及一電容C。其中，該第一PMOS電晶體P1的一源極S連接至該高電位Vdd，其閘極G連接至一第一接點A。該第二NMOS電晶體N2的一源極S連接至一第二接點B，其閘極G連接至該第一接點A，其汲極D連接至一第三接點C、該第一PMOS電晶體P1的一汲極D、及該第一NMOS電晶體N1的一閘極G。該第一電阻R的一端連接至該高電位Vdd，其另一端連接至該第一接點A。該電容C連接至該第一接點A，其另一端連接至該第二接點B。
該阻隔元件230可為電阻、電感、MOS電晶體、或二極體。在本實施例中，該阻隔元件230一端連接至該第二接點B，其另一端連接至該接地Gnd。
當該電源之該高電位Vdd具有一由靜電所形成的正突波電壓時，由第二接點B並非連接至該接地Gnd，使得接點A、B、C瞬間都為高阻抗點，因此第三接點C的電壓容易更快被該由靜電所形成的該突波電壓拉高而使該第二NMOS電晶體N2導通，從而快速地將該 高電位Vdd上的正突波電壓放電。
當該電源之該接地Gnd具有一由靜電所形成的負突波電壓時，由於該第二接點B與Gnd之間有阻隔元件，因此接點B在突波電壓來的瞬間不會被該負突波電壓往下拉。又第二NMOS電晶體N2是打開的，使得第二接點B及該第三接點C的電壓維持在一定值，例如大約為0V。由於，負突波電壓之緣故，因此該第一NMOS電晶體N1的源極S與閘極G之間出現壓差，而使該第一NMOS電晶體N1導通，以使該第一NMOS電晶體N1打開，從而快速地將該接地Gnd上的負突波電壓放電。然而，如圖1所示，在習知技術中，節點Z直接接地，當該電源之該接地Gnd具有一由靜電所形成的負突波電壓時，節點Z的電壓被往下拉，第一時間使節點Y的電壓也被往下拉，導致NMOS電晶體Q1的源極與閘極之間的電壓差不大，故無法讓NMOS電晶體Q1在第一時間迅速導通。因此，本發明之實施例具有快速放電的效果，可解決習知技術的缺點。
圖4係本發明與習知技術之一模擬比較圖，圖4的橫軸係時間，縱軸為電流，其分別為習知技術的NMOS電晶體Q1及本發明該第一NMOS電晶體N1的電流。如圖4所示，當該高電位Vdd具有一由靜電所形成的正突波電壓時，流過本發明該第一NMOS電晶體N1的電流遠大於流過習知技術的NMOS電晶體Q1的電流，這表示本發明確實可較有效地將該高電位Vdd上的正突波電壓放電。
圖5係本發明與習知技術之另一模擬比較圖，其係將圖4中的長方形N處予以放大。如圖5所示，本發明該第一NMOS電晶體N1的導通時間係較習知技術的NMOS電晶體Q1的導通時間早，這表示本發明的該第一NMOS電晶體N1可快速地導通，從而有效地將該 高電位Vdd上的正突波電壓放電。
圖6係本發明一第二實施例之靜電放電箝位電路600的一方塊圖。圖7係本發明第二實施例之一種靜電放電箝位電路600之詳細電路圖。其與實施例圖2、圖3的區別在於該阻隔元件230的一端連接該高電位Vdd及靜電放電裝置210，另一端連接靜電放電觸發裝置220。值得一提的是，相較於上述實施例，在本實施例中，靜電放電裝置210可以是將該第一NMOS電晶體N1改為一第二PMOS電晶體P2，並同時在靜電放電觸發裝置220中，把該第一電阻R與該電容C的位置互換。其工作原理可參照上述實施例的說明得知，故在此不再贅述。
由前述說明可知，相較於習知技術，本發明提出一新的靜電放電箝位電路架構，其包括該阻隔元件230，可使該第一NMOS電晶體N1可快速地導通，從而有效地將電源上的突波電壓放電。
上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
200‧‧‧靜電放電箝位電路
210‧‧‧靜電放電裝置
220‧‧‧靜電放電觸發裝置
230‧‧‧阻隔元件
Vdd‧‧‧高電位
Gnd‧‧‧接地
N1‧‧‧第一NMOS電晶體
P1‧‧‧第一PMOS電晶體
N2‧‧‧第二NMOS電晶體
R‧‧‧第一電阻
C‧‧‧電容

Claims (7)

  1. 一種靜電放電箝位電路，包括：一靜電放電裝置，連接至一電源，該電源具有一高電位及一接地，該靜電放電裝置的一第一端連接於該高電位，其一第二端連接於該接地，以將該電源產生的靜電放電，其中，該靜電放電裝置為一第一NMOS電晶體，該第一NMOS電晶體的一汲極連接至該高電位，其一源極連接至該接地；一靜電放電觸發裝置，連接至該電源及該靜電放電裝置，其依據該電源之高電位，以產生一控制訊號至該靜電放電裝置之一第三端，俾控制該靜電放電裝置開啟或關閉，以使該靜電放電裝置將該電源產生的靜電放電；以及一阻隔元件，連接至該靜電放電觸發裝置及該靜電放電裝置，以提昇該靜電放電裝置之放電速度，其中，該阻隔元件為電阻、電感、MOS電晶體、或二極體，且該阻隔元件一端連接至一第二接點，其另一端連接至該靜電放電裝置之該第二端；其中，當該電源之該高電位具有一由靜電所形成的正突波電壓時，該第二接點並非連接至該接地，該第二接點、及一第三接點的電壓被該由靜電所形成的該突波電壓拉高，以使該第一NMOS電晶體提早打開，從而快速放電。
  2. 如申請專利範圍第1項所述之靜電放電箝位電路，其中，該靜電放電觸發裝置包含一第一PMOS電晶體、一第二NMOS電晶體、一第一電阻、及一電容。
  3. 如申請專利範圍第2項所述之靜電放電箝位電路，其中，該第一PMOS電晶體的一源極連接至該高電位，其閘極連接至一第一接點，該第二NMOS電晶體的一源極連接至該第二接點，其閘極連接至該第一接點，其汲極連接至該第三接點、該第一PMOS電晶體的一汲極、及該第一NMOS電晶體的一閘極。
  4. 如申請專利範圍第3項所述之靜電放電箝位電路，其中，該第一電阻的一端連接至該高電位，其另一端連接至該第一接點，該電容連接至該第一接點，其另一端連接至該第二接點。
  5. 如申請專利範圍第1項所述之靜電放電箝位電路，其中，當該電源之該接地具有一由靜電所形成的負突波電壓時，該第二接點並非連接至該接地，該第二接點、及該第三接點的電壓維持在一定值，以使該第一NMOS電晶體打開，從而快速放電。
  6. 一種靜電放電箝位電路，包括：一靜電放電裝置，連接至一電源，該電源具有一高電位及一接地，該靜電放電裝置的一第一端連接於該高電位，其一第二端連接於該接地，以將該電源產生的靜電放電，其中，該靜電放電裝置為一第一PMOS電晶體，該第一PMOS電晶體的一源極連接至該高電位，其一汲極連接至該接地；一靜電放電觸發裝置，連接至該電源及該靜電放電裝置，其依據該電源之高電位，以產生一控制訊號至該靜電放電裝置之一第三端，俾控制該靜電放電裝置開啟或關閉，以使該靜電放電裝置將該電源產生的靜電放電；以及 一阻隔元件，連接在該靜電放電觸發裝置及該靜電放電裝置之間，以提昇該靜電放電裝置之放電速度，其中，該阻隔元件為電阻、電感、MOS電晶體、或二極體，且該阻隔元件一端連接至該靜電放電觸發裝置，其另一端連接至該高電位及該靜電放電裝置；其中，當該電源之該高電位具有一由靜電所形成的正突波電壓時，該靜電放電觸發裝置並非連接至該高電位，一第三接點的電壓被該由靜電所形成的該突波電壓拉高，以使該第一PMOS電晶體提早打開，從而快速放電。
  7. 如申請專利範圍第6項所述之靜電放電箝位電路，其中，當該電源之該接地具有一由靜電所形成的負突波電壓時，該靜電放電觸發裝置並非連接至該高電位，該第三接點的電壓維持在一定值，以使該第一PMOS電晶體打開，從而快速放電。
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