TWI539708B - 靜電放電保護電路 - Google Patents

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TWI539708B TW103119846A TW103119846A TWI539708B TW I539708 B TWI539708 B TW I539708B TW 103119846 A TW103119846 A TW 103119846A TW 103119846 A TW103119846 A TW 103119846A TW I539708 B TWI539708 B TW I539708B
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Description

靜電放電保護電路
本發明係有關於靜電放電保護電路(Electrostatic Discharge,ESD)，特別是有關於應用在低功率積體電路中的靜電放電保護電路。
靜電放電電流係發生在兩不同電位的電子元件之間的瞬時電流。靜電放電事件可能會損壞電子設備，尤其是固態電子元件，像是積體電路。隨著積體電路製程進入低功率製程，電路更容易受到靜電放電電流的影響。在應用低功率製程的可攜式設備中為了節省功率消耗，電路中的金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)會有較低的導通電流。因此，有必要設計一種靜電放電保護電路以在低供應電壓的應用下，能夠導通較大的靜電放電電流。
本發明之一實施例提供一靜電放電保護電路。該靜電放電保護電路包括一第一N型電晶體、一放電加速電路以及一放電時間常數電路。該第一N型電晶體具有耦接至一供應電壓之一第一端點、耦接至一參考電壓之一第二端點以及一閘極，其中在一靜電放電事件發生在一輸入/輸出接腳的期間， 該第一N型電晶體耦接該供應電壓至該參考電壓。該放電加速電路在發生該靜電放電事件的期間耦接該第一N型電晶體的該閘極至該輸入/輸出接腳，以及在未發生該靜電放電事件的期間耦接該第一N型電晶體的該閘極至該參考電壓。該放電時間常數電路耦接至該放電加速電路和該供應電壓，在發生該靜電放電事件的期間控制該第一N型電晶體耦接該供應電壓至該參考電壓的一放電時間。
10、20、30‧‧‧積體電路
40‧‧‧放電時間常數電路
100、200、300‧‧‧靜電放電保護電路
101、201、301‧‧‧電阻-電容時間常數電路
102、202、302‧‧‧反相器
203、303‧‧‧靜電放電加速電路
104、204、304、40‧‧‧放電時間常數電路
110、210、310‧‧‧內部電路
111、211、311‧‧‧輸入/輸出接腳
D1、D2‧‧‧第一二極體、第二二極體
R‧‧‧電阻器
C‧‧‧電容器
VDD、VIO、Na、Nb、Vc‧‧‧電壓節點
Mn1、Mn2、Mn3、Mn4‧‧‧N型電晶體
Mp1、Mp2、Mp3、Mp4‧‧‧P型電晶體
第1圖顯示依據本發明之一實施例所實現之一積體電路10之一靜電放電保護電路100的電路圖。
第2圖顯示依據本發明之一實施例所實現之一積體電路20之一靜電放電保護電路200的電路圖。
第3圖顯示依據本發明之一實施例所實現之一積體電路30之一靜電放電保護電路300的電路圖。
第4圖顯示依據本發明之一實施例所實現靜電放電保護電路300之另一電阻-電容時間常數電路301的電路圖。
第1圖顯示依據本發明之一實施例所實現之一積體電路10之一靜電放電保護電路100的電路圖。如第1圖之實施例所示，積體電路10包括一靜電放電保護電路100、一輸入/輸出接腳111和一內部電路110。輸入/輸出接腳111係內部電路110的一輸入端，用以接收內部電路110的複數輸入訊號。靜電放電保護電路100分別耦接至輸入/輸出接腳111和內部電 路110。靜電放電保護電路100包括一第一二極體D1、一第二二極體D2以及一放電時間常數電路104。放電時間常數電路104包括一電阻-電容時間常數電路101、一反相器102以及一第一N型電晶體Mn1。
在本實施例中，第一二極體D1具有耦接至積體電 路10之內部電路110之輸入/輸出接腳111之一陽極以及耦接至一第一電壓節點(例如，一供應電源電壓節點VDD)之一陰極。積體電路10之內部電路110係靜電放電保護電路100的保護對象。在本實施例中，第二二極體D2具有耦接至一第二電壓節點(例如在本實施例中為一接地的參考電壓)之一陽極以及耦接至輸入/輸出接腳111之一陰極。第二二極體D2用以避免在負向靜電放電事件發生時輸入/輸出接腳111的電位低於接地電位太多。電阻-電容時間常數電路101耦接於供應電源電壓節點VDD與該接地的參考電壓之間。反相器102具有耦接至電阻-電容時間常數電路101之一輸出端Na之一輸入端以及一輸出端。第一N型電晶體Mn1具有耦接至供應電源電壓節點VDD之一第一端點、耦接至地之一第二端點以及耦接至反相器102之一輸出端Nb之一閘極。
如第1圖所示，電阻-電容時間常數電路101包括一 電阻器R、一電容器C以及一反相器102。在本實施例中，反相器102包括一第二P型電晶體Mp2和一第三N型電晶體Mn3。儘管本實施例中使用了互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor,CMOS)作為反相器102，本領域習知技藝者亦由其他的方式實現反相器102。電阻器R耦接在供應 電源電壓節點VDD和電阻-電容時間常數電路101之輸出端Na之間。電容器C耦接在電阻-電容時間常數電路101之輸出端Na和該接地的參考電壓之間。電容器C在穩態時作為一開路電路，在暫態時則可導通電流。因此，在正常情況下(即未發生靜電放電事件時)電阻-電容時間常數電路101之輸出端Na的電位為供應電源電壓節點VDD(即邏輯為“high”)，反相器102之輸出端Nb的電位則為接地(即邏輯為“low”)，這關閉了第一N型電晶體Mn1以避免在供應電源電壓節點VDD與接地端之間產生漏電流。
當靜電放電事件發生在輸入/輸出接腳111時，輸 入/輸出接腳111的電位VIO大幅高於在正常情況下供應電源電壓節點VDD的電位。第一二極體D1導通，靜電放電電流流過第一二極體D1使得電位VIO在對於供應電源電壓節點VDD的影響上少了第一二極體D1的電壓降，且流經電容器C的暫態電流降低了電阻-電容時間常數電路101之輸出端Na的電位。經過一段時間之後，電壓節點Nb的電位會被拉高，其中該段時間長度取決於電阻-電容時間常數電路101中電阻器R的電阻值與電容器C的電容值。因此，在第一N型電晶體Mn1的閘極電位會被供應電源電壓節點VDD的電位偏壓。接著，第一N型電晶體Mn1導通以提供電位VIO引起的靜電放電電流一條放電路徑。值得注意的是電阻-電容時間常數電路101亦能藉由調整電阻器R的電阻值和電容器C的電容值控制放電時間(即第一N型電晶體Mn1導通的時間)。例如，將放電時間設定在600毫微秒。
在有效地透過第一N型電晶體Mn1放電之後，暫態 靜電放電事件即將結束，在輸入/輸出接腳111的靜電放電電壓亦隨之消失。這使得第一二極體D1關閉。在整個電路進入穩態的正常情況下，電阻-電容時間常數電路101的輸出端Na會回到供應電源電壓節點VDD的電位，第一N型電晶體Mn1會關閉，且靜電放電保護電路100會停止回應靜電放電事件。
第2圖顯示依據本發明之一實施例所實現之一積 體電路20之一靜電放電保護電路200的電路圖。如第2圖之實施例所示，積體電路20包括一靜電放電保護電路200、一輸入/輸出接腳211和一內部電路210。輸入/輸出接腳211係內部電路210的一輸入端，用以接收內部電路210的複數輸入訊號。靜電放電保護電路200分別耦接至輸入/輸出接腳211和內部電路210。靜電放電保護電路200包括一第一二極體D1、一第二二極體D2以及一放電時間常數電路204。放電時間常數電路204包括一電阻-電容時間常數電路201、一反相器202、一第一N型電晶體Mn1以及一靜電放電加速電路203。靜電放電加速電路203包括一第二N型電晶體Mn2以及一第一P型電晶體Mp1。
在本實施例中，第一二極體D1具有耦接至積體電 路20之內部電路210之輸入/輸出接腳211之一陽極以及耦接至一第一電壓節點(例如，一供應電源電壓節點VDD)之一陰極。積體電路20之內部電路210係靜電放電保護電路200的保護對象。在本實施例中，第二二極體D2具有耦接至一第二電壓節點(例如在本實施例中為一接地的參考電壓)之一陽極以及耦接至輸入/輸出接腳211之一陰極。電阻-電容時間常數電路201耦接至供應電源電壓節點VDD與該接地的參考電壓之間。 反相器202具有耦接至電阻-電容時間常數電路201之一輸出端Na(電壓節點Na)之一輸入端以及一輸出端。第一N型電晶體Mn1具有耦接至供應電源電壓節點VDD之一第一端點、耦接至地之一第二端點以及一閘極。如第2圖之實施例所示，電阻-電容時間常數電路201包括一電阻器R和一電容器C，反相器202包括一第三N型電晶體Mn3以及一第二P型電晶體Mp2。電阻器R耦接在供應電源電壓節點VDD和電壓節點Na之間。電容器C耦接在電壓節點Na和該接地的參考電壓之間。
與第1圖實施例所示之靜電放電保護電路100相 較，靜電放電保護電路200更包括第二N型電晶體Mn2和第一P型電晶體Mp1以提昇靜電放電保護電路的效能。第二N型電晶體具有耦接至反相器202之一輸出端Nb之一第一端點、耦接至第一N型電晶體Mn1之閘極之一第二端點以及耦接至供應電源電壓節點VDD之一閘極。第一P型電晶體Mp1具有耦接至輸入/輸出接腳211之一第一端點、耦接至第一N型電晶體Mn1之閘極之一第二端點以及耦接至供應電源電壓節點VDD之一閘極。
當靜電放電事件發生在輸入/輸出接腳211時，輸入/輸出接腳211的電位VIO大幅高於在正常情況下供應電源電壓節點VDD的電壓。因為在第一端點的靜電電位VIO高於閘極的供應電源電壓節點VDD的電位，第一P型電晶體Mp1導通。第一N型電晶體Mn1之閘極的電位Vc會被提昇至接近靜電電位VIO。接著第一N型電晶體Mn1導通使得靜電放電電流透過第一N型電晶體Mn1進行放電。
與第1圖實施例所示之靜電放電保護電路100相 較，靜電放電加速電路203之第一P型電晶體Mp1可以對第一N型電晶體Mn1之閘極提供一個更高的電位Vc(相較在第1圖所示實施例中，第一N型電晶體Mn1之閘極的電位Vc僅提升到接近供應電源電壓節點VDD的電位)。更高的電位Vc幫助第一N型電晶體Mn1更快地放電使得在輸入/輸出接腳211的靜電電位VIO和供應電源電壓節點VDD的電位不會被充電至如第1圖實施例中那麼高的電位水平。此外更快的放電時間允許將第一N型電晶體Mn1設計成更小的晶片尺寸。
在有效地透過第一N型電晶體Mn1放電之後，暫態 靜電放電事件即將結束。此時，輸入/輸出接腳211的靜電放電電位低於供應電源電壓節點VDD的電位使第一P型電晶體Mp1關閉。由於輸入/輸出接腳211的靜電電位VIO低於供應電源電壓節點VDD的電位，第一二極體D1關閉。電壓節點Na的電位會提昇至供應電源電壓節點VDD的電位，且反相器202之輸出端電位會被拉低至接地電位，如前所述。放電加速電路203中的第二N型電晶體Mn2隨之導通並將第一N型電晶體Mn1的閘極電位Vc拉低至接地電位。第一N型電晶體Mn1隨之關閉。
第3圖顯示依據本發明之一實施例所實現之一積 體電路30之一靜電放電保護電路300的電路圖。如第3圖之實施例所示，積體電路30包括一靜電放電保護電路300、一輸入/輸出接腳311和一內部電路310。輸入/輸出接腳311係內部電路310的一輸入端，用以接收內部電路310的複數輸入訊號。靜電放電保護電路300分別耦接至輸入/輸出接腳311和內部電路310。靜電放電保護電路300包括一第一二極體D1、一第二二 極體D2以及一放電時間常數電路304。放電時間常數電路304包括一電阻-電容時間常數電路301、一反相器302、一第一N型電晶體Mn1以及一靜電放電加速電路303。靜電放電加速電路303包括一第二N型電晶體Mn2、一第一P型電晶體Mp1、一第四N型電晶體Mn4以及一第三P型電晶體Mp3。
與第2圖實施例所示之靜電放電保護電路200相 較，靜電放電保護電路300更包括第四N型電晶體Mn4和第三P型電晶體Mp3以提昇靜電放電保護電路的效能。第三P型電晶體具有耦接至供應電源電壓節點VDD之一第一端點、耦接至輸入/輸出接腳311之一第二端點以及耦接至供應電源電壓節點VDD之一閘極。第四N型電晶體Mn4具有耦接至輸入/輸出接腳311之一第一端點、耦接至內部電路310之一第二端點以及耦接至供應電源電壓節點VDD之一閘極。
在沒有第三P型電晶體Mp3的情況下，靜電放電保 護電路300中第一二極體D1兩端的電壓降約為1.7伏特。這導致輸入/輸出接腳311的電位需在大於供應電源電壓節點VDD的電位1.7伏特之後，輸入/輸出接腳311才會開始靜電放電。
第三P型電晶體Mp3導通的起始電壓被設計為1伏 特。因為第三P型電晶體Mp3導通的起始電壓小於第一二極體D1兩端的電壓降，第三P型電晶體Mp3可以讓靜電放電事件提早開始進行。此外在靜電放電保護電路300中增加第三P型電晶體Mp3可以減少供應電源電壓節點VDD和輸入/輸出接腳311之間的電阻值，並多增加一條經過第三P型電晶體Mp3的放電路徑。上述兩個關於在靜電放電保護電路300中增加第三P型電晶 體Mp3的優點皆能增大靜電放電電流和縮短放電時間。
在第2圖所示實施例的某些放電情況中，若放電不 夠快，在輸入/輸出接腳211會達到很高的靜電電位VIO。高靜電電位VIO會破壞內部電路210輸入端的物理結構。為了避免這種情況發生，靜電放電保護電路300更包括第四N型電晶體Mn4將輸入/輸出接腳311的電位與內部電路310隔離開來。在一靜電放電事件發生在輸入/輸出接腳311時，由於第四N型電晶體Mn4的閘極電位等於供應電源電壓節點VDD的電位，且第四N型電晶體Mn4第一端點(耦接至輸入/輸出接腳311)的電位高於供應電源電壓節點VDD的電位，第四N型電晶體Mn4第二端點的電位就無法被提昇至高過供應電源電壓節點VDD的電位。亦即在靜電放電事件發生時，在輸入/輸出接腳311高於供應電源電壓節點VDD的靜電電位VIO就不會被加至內部電路310的輸入端。因此，內部電路310輸入端的物理結構就可受第四N型電晶體Mn4保護。在正常情況下(即未發生靜電放電事件時)，在輸入/輸出接腳311接收複數輸入訊號的電位VIO不會高過供應電源電壓節點VDD的電位，因而複數輸入訊號就能成功透過第四N型電晶體Mn4傳送至內部電路310。
第4圖顯示依據本發明之一實施例所實現之一放 電時間常數電路40，其中放電時間常數電路40可被應用至靜電放電保護電路100、200、300中的任一電路。在本實施例中，放電時間常數電路40包括一電阻器R和一電容器C，且不包括一反相器。電阻器R耦接於放電時間常數電路40的輸出端Nb和接地節點之間。電容器C耦接於放電時間常數電路40的輸出端Nb 和供應電源電壓節點VDD之間。電容器C在穩態時作為一開路電路，在暫態時則可導通電流。因此在正常情況下(即未發生靜電放電事件時)，輸出端Nb的電位為接地電位(即邏輯為“low”)使得第一N型電晶體Mn1關閉。在發生靜電放電事件時，輸出端Nb的電位為供應電源電壓節點VDD的電位(即邏輯為“high”)使得第一N型電晶體Mn1導通。值得注意的是放電時間常數電路40和上述放電加速電路可被任何具有相同電路功效的電路取代。在一實施例中，內部電路110、210和310可包括耦接至輸入/輸出接腳111、211或311之一輸入緩衝器。可以理解的是輸入緩衝器可由本領域習知技藝者以不同方式實現。在一實施例中，輸入緩衝器可具有一高輸入阻抗。
儘管在本實施中是以金屬氧化物半導體場效電晶 體(MOSFET)作為例子，但本領域習知技藝者根據本發明的原則下亦可使用其他類型的電晶體取代，例如接面場效電晶體(junction gate field-effect transistor,JFET)、金屬半導體場效電晶體(metal-semiconductor field effect transistor,MESFET)或是雙載子接面電晶體(bipolar junction transistor,BJT)。
本發明雖以較佳實施例揭露如上，使得本領域具有通常知識者能夠更清楚地理解本發明的內容。然而，本領域具有通常知識者應理解到他們可輕易地以本發明做為基礎，設計或修改流程以及使用不同的靜電放電保護電路進行相同的目的和/或達到這裡介紹的實施例的相同優點。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧積體電路
200‧‧‧靜電放電保護電路
210‧‧‧內部電路
201‧‧‧電阻-電容時間常數電路
202‧‧‧反相器
203‧‧‧靜電放電加速電路
204‧‧‧放電時間常數電路
211‧‧‧輸入/輸出接腳
D1、D2‧‧‧第一二極體、第二二極體
R‧‧‧電阻器
C‧‧‧電容器
VDD、VIO、Na、Nb、Vc‧‧‧電壓節點
Mn1、Mn2、Mn3‧‧‧N型電晶體
Mp1、Mp2‧‧‧P型電晶體

Claims (8)

  1. 一種靜電放電保護電路，包括：一第一N型電晶體，具有耦接至一供應電壓之一第一端點、耦接至一參考電壓之一第二端點以及一閘極，其中在一靜電放電事件發生在一輸入/輸出接腳的期間，該第一N型電晶體耦接該供應電壓至該參考電壓；一放電加速電路，在發生該靜電放電事件的期間耦接該第一N型電晶體的該閘極至該輸入/輸出接腳，以及在未發生該靜電放電事件的期間耦接該第一N型電晶體的該閘極至該參考電壓；以及一放電時間常數電路，耦接至該放電加速電路和該供應電壓，在發生該靜電放電事件的期間控制該第一N型電晶體耦接該供應電壓至該參考電壓的一放電時間；其中該供應電壓耦接至該輸入/輸出接腳；其中在發生該靜電放電事件的期間該輸入/輸出接腳之一電位高於該供應電壓或低於該參考電壓；以及其中該放電加速電路更包括：一第二N型電晶體，具有耦接至該放電時間常數電路之一第一端點、耦接至該第一N型電晶體之該閘極之一第二端點以及耦接至該供應電壓之一閘極；以及一第一P型電晶體，具有耦接至該輸入/輸出接腳之一第一端點、耦接至該第一N型電晶體之該閘極之一第二端點以及耦接至該供應電壓之一閘極。
  2. 如申請專利範圍第1項所述之靜電放電保護電路，更包括一 第一二極體，具有耦接至該輸入/輸出接腳之一陽極以及耦接至該供應電壓之一陰極。
  3. 如申請專利範圍第2項所述之靜電放電保護電路，更包括一第三P型電晶體，具有耦接至該供應電壓之一第一端點、耦接至該輸入/輸出接腳之一第二端點以及耦接至該供應電壓之一閘極，其中在發生該靜電放電事件的期間，該第三P型電晶體之該第一端點與該第二端點之間的電壓降小於該第一二極體之該陽極與該陰極之間的電壓降。
  4. 如申請專利範圍第1項所述之靜電放電保護電路，更包括一第四N型電晶體，具有耦接至該輸入/輸出接腳之一第一端點、耦接至一內部電路之一第二端點以及耦接至該供應電壓之一閘極，其中發生該靜電放電事件的期間，該第四N型電晶體之該第二端點之電壓不會超過該供應電壓。
  5. 如申請專利範圍第1項所述之靜電放電保護電路，其中該放電時間常數電路包括：一電阻器，具有耦接至該供應電壓之一第一端點以及耦接至一第二端點；一電容器，具有耦接至該電阻器之該第二端點之一第一端點以及耦接至該參考電壓之一第二端點；以及一反相器，具有耦接至該電阻器之該第二端點之一輸入端以及耦接至該放電加速電路之一輸出端。
  6. 如申請專利範圍第5項所述之靜電放電保護電路，其中該反相器更包括：一第二P型電晶體，具有作為該反相器之該輸出端之一第一 端點、耦接至該供應電壓之一第二端點以及作為該反相器之該輸入端之一閘極；以及一第三N型電晶體，具有耦接至該第二P型電晶體之該第一端點之一第一端點、耦接至該供應電壓之一第二端點以及耦接至第二P型電晶體之該閘極之一閘極。
  7. 如申請專利範圍第1項所述之靜電放電保護電路，其中該放電時間常數電路包括：一電容器，具有耦接至該供應電壓之一第一端點以及耦接至該放電加速電路之一第二端點；以及一電阻器，具有耦接至該電容器之該第二端點之一第一端點以及耦接至該參考電壓之一第二端點。
  8. 如申請專利範圍第1項所述之靜電放電保護電路，更包括一第二二極體，具有耦接至該參考電壓之一陽極以及耦接至輸入/輸出接腳之一陰極。
TW103119846A 2014-04-23 2014-06-09 靜電放電保護電路 TWI539708B (zh)

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