WO2018211661A1 - 半導体装置 - Google Patents

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裕太郎 山口
政毅 半谷
山中　宏治
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Definitions

  • the present invention relates to a semiconductor device such as a field effect transistor used for a high frequency power amplifier, for example.
  • the multi-finger transistor has a plurality of strip-shaped source electrodes, gate electrodes, and drain electrodes, and the source electrodes, gate electrodes, and drain electrodes are alternately arranged (see, for example, Patent Document 1). .
  • the multi-finger transistor includes a gate routing line that extends from one end of the transistor to the other end through the center. By supplying power to an input point provided at the center of the gate routing line, power is distributed to each of the plurality of gate electrodes by the gate routing line.
  • the RF drain current is high at the center of the transistor and low at the end of the transistor.
  • there is a difference in output terminal impedance between a plurality of transistor structures including a source electrode, a gate electrode, and a drain electrode there is a problem that the efficiency of an amplifier using a multi-finger transistor is deteriorated.
  • An object of the present invention is to solve the above-mentioned problems and to obtain a semiconductor device capable of reducing variations in output terminal impedance.
  • a semiconductor device is provided with a plurality of drain electrodes, a plurality of source electrodes, a plurality of gate electrodes that are arranged in one direction, and the drain electrodes and the source electrodes are alternately arranged adjacent to each other, And a gate routing line provided along the direction in which the gate electrodes are arranged and connected to each of the plurality of gate electrodes.
  • the plurality of gate electrodes are provided side by side in one direction, the drain electrodes and the source electrodes are alternately arranged adjacent to each other, and the gate head length is not uniform.
  • the RF drain current becomes uniform, and variations in output terminal impedance can be reduced.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment.
  • 4 is a diagram showing a verification model of the semiconductor device according to the first embodiment.
  • FIG. It is a graph which shows the relationship between each of ten finger transistor models, and RF drain current.
  • FIG. 5A is a chart showing output terminal impedance of a conventional semiconductor device.
  • FIG. 5B is a chart showing output terminal impedance of the semiconductor device according to the first exemplary embodiment.
  • FIG. 6A is a graph showing drain efficiency of a conventional semiconductor device.
  • FIG. 6B is a graph showing the drain efficiency of the semiconductor device according to the first embodiment.
  • It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 2 of this invention. It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 3 of this invention.
  • FIG. 1 is a top view showing a pattern layout of semiconductor device 1 according to the first embodiment of the present invention.
  • a multi-finger transistor which is the semiconductor device 1 is illustrated.
  • 2 is a cross-sectional view showing the configuration of the semiconductor device 1 according to the first embodiment, and shows a cross section of the semiconductor device 1 taken along the line AA of FIG.
  • the semiconductor device 1 includes gate fingers 2-1 to 2-6, drain electrodes 3-1 to 3-3, source electrodes 4-1 to 4-4, and a gate routing line 5.
  • Each of the gate fingers 2-1 to 2-6 is a strip-like gate electrode provided side by side in one direction.
  • the drain electrode 3-1 and the source electrode 4-1 are adjacent to the gate finger 2-1, and the drain electrode 3-1 and the source electrode 4-2 are adjacent to the gate finger 2-2. Are arranged.
  • a drain electrode 3-2 and a source electrode 4-2 are disposed adjacent to the gate finger 2-3, and a drain electrode 3-2 and a source electrode 4-3 are disposed adjacent to the gate finger 2-4.
  • a drain electrode 3-3 and a source electrode 4-3 are disposed adjacent to the gate finger 2-5, and a drain electrode 3-3 and a source electrode 4-4 are disposed adjacent to the gate finger 2-6.
  • each of the gate fingers 2-1 to 2-6 has a comb-shaped electrode structure in which drain electrodes and source electrodes are alternately arranged adjacent to each other.
  • the semiconductor device 1 shown in FIGS. 1 and 2 includes a six-transistor structure having a gate finger, a drain electrode, and a source electrode.
  • this transistor structure is referred to as a finger structure.
  • the drain electrodes 3-1 to 3-3 are band-like electrodes formed in a comb shape from the line 3a.
  • the line 3a is a line extending along the direction in which the gate fingers 2-1 to 2-6 are arranged.
  • the drain electrode 3-2 extends in a direction perpendicular to the line 3a, and an end thereof is an output point a.
  • the drain electrode 3-2 is located at the center of the line 3a, and the multi-finger transistor that is the semiconductor device 1 is formed symmetrically with this center as a boundary.
  • the central portion is referred to as a transistor central portion, and both ends are referred to as transistor end portions.
  • the gate routing line 5 is a line extending along the direction in which the gate fingers 2-1 to 2-6 are arranged as shown by being surrounded by a broken line in FIG. 1, and each of the gate fingers 2-1 to 2-6 It is connected to the.
  • a line 5a extending in a direction opposite to the gate fingers 2-1 to 2-6 is connected to a position corresponding to the center of the transistor in the gate routing line 5, and the end of the line 5a becomes the input point b. Yes.
  • the electric power input to the input point b is distributed to each of the gate fingers 2-1 to 2-6 by the gate routing line 5.
  • Each of the source electrodes 4-1 to 4-4 is a strip-like electrode disposed so as to be adjacent to each of the gate fingers 2-1 to 2-6.
  • the source pad 6-1 is an electrode pad provided on one side of the transistor 5 adjacent to the line 5a, and the source pad 6-2 is adjacent to the line 5a. It is an electrode pad provided on the other side with the central portion as a boundary.
  • the source electrode 4-1 is connected to the source pad 6-1 by an air bridge 7-1, and the source electrode 4-2 is connected to the source pad 6-1 by an air bridge 7-2.
  • the source electrode 4-3 is connected to the source pad 6-2 by the air bridge 7-3, and the source electrode 4-4 is connected to the source pad 6-2 by the air bridge 7-4.
  • the source pad 6-1 is electrically connected to the semiconductor layer 8 via the via hole 6a, and the source pad 6-2 is electrically connected to the semiconductor layer 8 via the via hole 6b.
  • the gate fingers 2-1 to 2-3 are arranged on one side (left side in FIG. 2) with the transistor center as a boundary, and the gate fingers 2-4 to 2-6 have the transistor center as a boundary. On the other side (right side in FIG. 2).
  • Each of the gate fingers 2-1 to 2-6 has a T-type gate head structure as shown in FIG.
  • the gate head length of each of the gate fingers 2-2 and 2-5 is GH1
  • the gate head length of each of the gate fingers 2-3 and 2-4 is GH2.
  • the gate head length of each of the gate fingers 2-1 and 2-6 is GH3.
  • GH2 is longer than GH1
  • GH3 is shorter than GH1.
  • the gate head lengths of the gate fingers 2-1 and 2-6, the gate fingers 2-2 and 2-5, and the gate fingers 2-3 and 2-4 are different and uneven. It has become.
  • the gate fingers 2-1 to 2-6 have a longer gate head length as they are closer to the center of the transistor, and the gate head length is shorter toward the end of the transistor.
  • the gate head length GH2 of the gate finger 2-3 adjacent to the center of the transistor is the longest
  • the gate head length GH1 of the gate finger 2-2 adjacent thereto is the next longest
  • the gate finger at the end of the transistor The gate head length GH3 of 2-1 is shorter than GH1.
  • the gate fingers 2-4 to 2-6 are all constant at GH1
  • the finger structure at the center of the transistor includes the gate fingers 2-3 and 2-4 having a long gate head length, so that the gate-source capacitance Cgs and the gate-drain capacitance Cgd are the largest. Since the gate head length becomes shorter toward the transistor end, the gate-source capacitance Cgs and the gate-drain capacitance Cgd in the finger structure are gradually reduced. Thereby, the imbalance of the input end impedance of each of the six finger structures is absorbed, and the input end impedance is made uniform in all the finger structures.
  • the RF drain current output from each of the six finger structures is also equalized, and the difference in output end impedance in the finger structures is reduced. For this reason, deterioration of the efficiency of the high frequency power amplifier using the semiconductor device 1 can be suppressed.
  • the semiconductor device 1 can maintain the same gain as the conventional multi-finger transistor in which all the gate head lengths are GH1. it can.
  • FIG. 3 is a diagram illustrating a verification model of the semiconductor device according to the first embodiment.
  • the finger transistor model Tri is a large signal equivalent circuit model that models a finger structure with a gate finger length of 40 ⁇ m.
  • the portion surrounded by the broken line corresponds to the gate routing line 5.
  • ai is a coefficient representing the degree of nonuniformity of Cgs and Cgd due to nonuniformity of the gate head length.
  • Cgd0 is a fixed value of the gate-drain capacitance.
  • the gate head lengths of all finger transistor models Tri are uniform.
  • Cgs and Cgd in the finger transistor model Tri are not uniform.
  • the multi-finger transistor that is the semiconductor device 1 is referred to as a structure S2.
  • FIG. 4 is a graph showing the relationship between each of the ten finger transistor models Tri and the RF drain current Idi.
  • the RF drain current Idi is a signal frequency of 28 GHz, a bias drain current of 20 mA, a bias drain voltage of 24 V, a source impedance of a gain matching point, and a load impedance of efficiency matching with respect to the verification models of the structures S1 and S2. It is the result calculated as a point.
  • the calculation result B1 of the RF drain current Idi is obtained with the verification model of the structure S1
  • the calculation result B2 of the RF drain current Idi is obtained with the verification model of the structure S2.
  • the RF drain current Idi is almost uniform in all finger transistor models. That is, in the multi-finger transistor that is the semiconductor device 1, the imbalance of the RF drain current between the finger transistor models is reduced.
  • FIG. 5A is a chart showing the output terminal impedance obtained with the verification model of the structure S1
  • FIG. 5B is a chart showing the output terminal impedance obtained with the verification model of the structure S2.
  • FIG. 6A is a graph showing the drain efficiency obtained with the verification model of the structure S1.
  • FIG. 6B is a graph showing the drain efficiency obtained with the verification model of the structure S2. 6A and 6B, the peak value of the drain efficiency ED (%) with respect to the input power Pin is improved by about two points from the result obtained with the verification model of the structure S1 than the result obtained with the verification model of the structure S1. is doing.
  • the semiconductor device 1 includes the drain electrodes 3-1 to 3-3, the source electrodes 4-1 to 4-4, the gate fingers 2-1 to 2-6, the gate A gate routing line 5 is provided along the direction in which the fingers 2-1 to 2-6 are arranged, and connected to each of the gate fingers 2-1 to 2-6.
  • the gate fingers 2-1 to 2-6 are arranged in one direction, and the drain electrodes 3-1 to 3-3 and the source electrodes 4-1 to 4-4 are alternately adjacent to each other.
  • Arranged and the gate head length is non-uniform.
  • the gate fingers 2-1 to 2-6 have a longer gate head length as they are closer to the center of the transistor, and the gate head length is shorter toward the end of the transistor.
  • the RF drain current can be made uniform by making the gate head lengths in the gate fingers 2-1 to 2-6 non-uniform.
  • the difference between the output terminal impedances of the plurality of finger structures is reduced, so that the efficiency deterioration of the high-frequency power amplifier using the semiconductor device 1 can be suppressed.
  • FIG. FIG. 7 is a cross-sectional view showing the configuration of the semiconductor device 1A according to the second embodiment of the present invention, and shows a cross section of the semiconductor device 1A taken along the line AA of FIG.
  • the semiconductor device 1 according to the first embodiment is a T type in which the gate head extends to both the drain electrode side and the source electrode side.
  • the gate head is the drain electrode.
  • ⁇ type extending only to the side. Even in the ⁇ -type gate head structure, the balance of Cgs and Cgd in each of the plurality of finger structures can be changed by making the gate head length non-uniform.
  • the gate heads 2A-1, 2A-6, the gate fingers 2A-2, 2A-5, and the gate fingers 2A-3, 2A-4 have different gate head lengths and are non-uniform.
  • the gate fingers 2A-1 to 2A-6 have a longer gate head length as they are closer to the center of the transistor, and a shorter gate head length toward the end of the transistor.
  • the gate head length GH2 of the gate finger 2A-3 adjacent to the center of the transistor is the longest, and the gate head length GH1 of the gate finger 2A-2 adjacent to the gate finger 2A-3 is the next longest.
  • the gate head length GH3 of a certain gate finger 2A-1 is shorter than GH1.
  • the finger structure at the center of the transistor includes the gate fingers 2A-3 and 2A-4 having a long gate head length, so that Cgs and Cgd are the largest. Since the gate head length becomes shorter toward the end of the transistor, Cgs and Cgd in the finger structure are gradually reduced. Thereby, the imbalance of the input end impedance of each of the six finger structures is absorbed, and the input end impedance is made uniform in all the finger structures.
  • the RF drain current output from each of the six finger structures is also equalized, and the difference in output end impedance in the finger structures is reduced. For this reason, degradation of the efficiency of the high frequency power amplifier using the semiconductor device 1A can be suppressed.
  • the semiconductor device 1A can maintain the same gain as a conventional multi-finger transistor having a gate head length of GH1.
  • each of the gate fingers 2A-1 to 2A-6 has a ⁇ type gate head structure in which the shape of the gate head extends to the drain electrode side. Yes.
  • the closer to the transistor central portion the longer the gate head length extending toward the drain electrode side, and the shorter the gate head length extending toward the drain electrode side toward the transistor end portion.
  • the RF drain current can be made uniform by making the gate head lengths in the gate fingers 2A-1 to 2A-6 non-uniform.
  • the difference between the output terminal impedances of the gate fingers 2A-1 to 2A-6 is reduced, so that the efficiency deterioration of the high-frequency power amplifier using the semiconductor device 1A can be suppressed.
  • FIG. 8 is a cross-sectional view showing the configuration of the semiconductor device 1B according to the third embodiment of the present invention, and shows a cross section of the semiconductor device 1B taken along the line AA of FIG.
  • the gate head length is made non-uniform.
  • the source field plate hereinafter referred to as SFP
  • the plate lengths of 9-1 to 9-6 are non-uniform.
  • the balance of Cgs and Cgd in each of the plurality of finger structures can also be changed by making the plate lengths of the SFPs 9-1 to 9-6 non-uniform.
  • the gate fingers 2B-1 to 2B-6 are arranged in one direction, and the drain electrodes and the source electrodes are alternately adjacent to each other. It is a strip-shaped electrode arranged together.
  • the gate head lengths of the gate fingers 2B-1 to 2B-6 are all GH1.
  • source electrodes 4A-1 to 4A-4 are band-like electrodes arranged adjacent to gate fingers 2B-1 to 2B-6, respectively.
  • SFPs 9-1 to 9-6 are members provided on the source electrodes 4A-1 to 4A-4, respectively, and extend from the source electrodes 4A-1 to 4A-4 to the gate fingers 2B-1 to 2B-6. is there.
  • the source electrode 4A-1 has an SFP 9-1 extending to the gate finger 2B-1 side.
  • the source electrode 4A-2 has an SFP 9-2 extending to the gate finger 2B-2 side and an SFP 9-3 extending to the gate finger 2B-3 side.
  • the source electrode 4A-3 has an SFP 9-4 extending to the gate finger 2B-4 side and an SFP 9-5 extending to the gate finger 2B-5 side.
  • the source electrode 4A-4 has an SFP 9-6 extending to the gate finger 2B-6 side.
  • the plate length of SFP9-3 and SFP9-4 adjacent to the transistor center is the longest, and the plate length of SFP9-2 and SFP9-5 adjacent to this is the next longest,
  • the plate lengths of SFP9-1 and SFP9-6 in the section are the shortest.
  • the finger structure at the center of the transistor has SFPs 9-3 and 9-4 with long plate lengths, so Cgs and Cgd are the largest. Since the SFP plate length becomes shorter toward the transistor end, Cgs and Cgd in the finger structure are gradually reduced. Thereby, the imbalance of the input end impedance of each of the six finger structures is absorbed, and the input end impedance is made uniform in all the finger structures.
  • the RF drain current output from each of the six finger structures is also equalized, and the difference in output end impedance in the finger structures is reduced. For this reason, deterioration of the efficiency of the high frequency power amplifier using the semiconductor device 1B can be suppressed.
  • the semiconductor device 1B according to the third embodiment is provided in each of the source electrodes 4A-1 to 4A-4, and the source fingers 4A-1 to 4A-4 to the gate fingers 2B-1 to 2B- SFPs 9-1 to 9-6 extending to the 6th side are provided.
  • the plate lengths of SFPs 9-1 to 9-6 are longer as they are closer to the center of the transistor, and the plate length is shorter toward the end of the transistor.
  • the RF drain current can be made uniform. As a result, the difference between the output terminal impedances of the plurality of finger structures is reduced, so that the efficiency deterioration of the high-frequency power amplifier using the semiconductor device 1B can be suppressed.
  • any combination of each embodiment, any component of each embodiment can be modified, or any component can be omitted in each embodiment. .
  • the semiconductor device according to the present invention can be used for a high-frequency power amplifier because the difference in output terminal impedances of a plurality of gate electrodes can be reduced to suppress efficiency deterioration.
  • 1, 1A, 1B semiconductor device 2-1 to 2-6, 2A-1 to 2A-6, 2B-1 to 2B-6, gate finger, 3-1 to 3-3 drain electrode, 3a, 5a line, 4 -1 to 4-4, 4A-1 to 4A-4 source electrode, 5 gate routing line, 6-1, 6-2 source pad, 6a, 6b via hole, 7-1 to 7-4 air bridge, 8 semiconductor layers 9-1 to 9-6 SFP (source field plate).
  • SFP source field plate

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Abstract

ゲートフィンガー（２－１～２－６）が、一方向に並んで設けられてドレイン電極（３－１～３－３）とソース電極（４－１～４－４）とが交互に隣り合って配置され、ゲートヘッド長が不均一である。

Description

半導体装置
　この発明は、例えば、高周波電力増幅器に用いられる電界効果型のトランジスタなどの半導体装置に関する。
　マルチフィンガートランジスタは、複数の帯状に形成された、ソース電極、ゲート電極およびドレイン電極を有しており、ソース電極、ゲート電極およびドレイン電極が交互に配置されている（例えば、特許文献１参照）。また、マルチフィンガートランジスタは、トランジスタの一方の端部から中央部を通って他方の端部へ延びるゲート引き回し線路を備えている。ゲート引き回し線路の中央部に設けられた入力点に電力を供給することで、ゲート引き回し線路によって複数のゲート電極のそれぞれに電力が分配される。
特開２０１１－２０４９８４号公報
　特許文献１に記載されたマルチフィンガートランジスタでは、トランジスタの中央部に隣接して配置されたゲート電極から入力点までの距離とトランジスタの端部に配置されたゲート電極から入力点までの距離との間に差がある。このため、ゲート引き回し線路によって複数のゲート電極のそれぞれに入力される電力にアンバランスが生じる。
　複数のゲート電極のそれぞれに入力される電力がアンバランスであると、ＲＦドレイン電流が、トランジスタの中央部で高く、トランジスタの端部で低くなる。これによって、ソース電極、ゲート電極およびドレイン電極により構成される複数のトランジスタ構造における出力端インピーダンスに差が生じ、マルチフィンガートランジスタを用いた増幅器の効率が劣化するという課題があった。
　この発明は上記課題を解決するもので、出力端インピーダンスのばらつきを小さくすることができる半導体装置を得ることを目的とする。
　この発明に係る半導体装置は、複数のドレイン電極と、複数のソース電極と、一方向に並んで設けられて、ドレイン電極とソース電極とが交互に隣り合って配置された複数のゲート電極と、ゲート電極が並んだ方向に沿って設けられて、複数のゲート電極のそれぞれに接続されたゲート引き回し線路とを備える。この構成において、複数のゲート電極は、一方向に並んで設けられて、ドレイン電極とソース電極とが交互に隣り合って配置され、ゲートヘッド長が不均一である。
　この発明によれば、複数のゲート電極におけるゲートヘッド長を不均一にすることで、ＲＦドレイン電流が均一になって出力端インピーダンスのばらつきを小さくすることができる。
この発明の実施の形態１に係る半導体装置のパターンレイアウトを示す上面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の検証モデルを示す図である。 １０個のフィンガートランジスタモデルのそれぞれとＲＦドレイン電流との関係を示すグラフである。 図５Ａは、従来の半導体装置の出力端インピーダンスを示すチャートである。図５Ｂは、実施の形態１に係る半導体装置の出力端インピーダンスを示すチャートである。 図６Ａは、従来の半導体装置のドレイン効率を示すグラフである。図６Ｂは、実施の形態１に係る半導体装置のドレイン効率を示すグラフである。 この発明の実施の形態２に係る半導体装置の構成を示す断面図である。 この発明の実施の形態３に係る半導体装置の構成を示す断面図である。
　以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、この発明の実施の形態１に係る半導体装置１のパターンレイアウトを示す上面図である。図１では、半導体装置１であるマルチフィンガートランジスタを示している。図２は、実施の形態１に係る半導体装置１の構成を示す断面図であって、半導体装置１を図１のＡ－Ａ線で切った断面を示している。図１に示すように、半導体装置１は、ゲートフィンガー２－１～２－６、ドレイン電極３－１～３－３、ソース電極４－１～４－４、およびゲート引き回し線路５を備える。ゲートフィンガー２－１～２－６のそれぞれは、一方向に並んで設けられた帯状のゲート電極である。
　ゲートフィンガー２－１には、ドレイン電極３－１とソース電極４－１とが隣り合って配置され、ゲートフィンガー２－２には、ドレイン電極３－１とソース電極４－２とが隣り合って配置されている。ゲートフィンガー２－３には、ドレイン電極３－２とソース電極４－２とが隣り合って配置され、ゲートフィンガー２－４には、ドレイン電極３－２とソース電極４－３とが隣り合って配置されている。ゲートフィンガー２－５には、ドレイン電極３－３とソース電極４－３とが隣り合って配置され、ゲートフィンガー２－６には、ドレイン電極３－３とソース電極４－４とが隣り合って配置されている。
　このように、ゲートフィンガー２－１～２－６のそれぞれには、ドレイン電極とソース電極とが交互に隣り合って配置されて、櫛形の電極構造となっている。
　なお、図１および図２に示す半導体装置１は、ゲートフィンガー、ドレイン電極およびソース電極を有する、６つのトランジスタ構造によって構成されている。
　以下、このトランジスタ構造をフィンガー構造と呼ぶ。
　ドレイン電極３－１～３－３は、線路３ａから櫛歯状に形成された帯状の電極である。線路３ａは、ゲートフィンガー２－１～２－６が並んだ方向に沿って延びた線路である。ドレイン電極３－２は、この線路３ａに直交する方向に延びており、その端部が出力点ａになっている。図１に示すように、ドレイン電極３－２は、線路３ａの中央部に位置しており、半導体装置１であるマルチフィンガートランジスタは、この中央部を境として対称に形成されている。以下、中央部をトランジスタ中央部と呼び、両方の端部をトランジスタ端部と呼ぶ。
　ゲート引き回し線路５は、図１において破線で囲んで示すように、ゲートフィンガー２－１～２－６が並んだ方向に沿って延びた線路であり、ゲートフィンガー２－１～２－６のそれぞれに接続されている。ゲート引き回し線路５におけるトランジスタ中央部に対応する位置には、ゲートフィンガー２－１～２－６とは反対方向に延びる線路５ａが接続されており、線路５ａの端部が入力点ｂになっている。
　入力点ｂに入力された電力は、ゲート引き回し線路５によってゲートフィンガー２－１～２－６のそれぞれに分配される。
　ソース電極４－１～４－４のそれぞれは、ゲートフィンガー２－１～２－６のそれぞれに隣り合うように配置された帯状の電極である。
　ソースパッド６－１は、上記線路５ａに隣接して、トランジスタ中央部を境とした一方の側に設けられた電極パッドであり、ソースパッド６－２は、上記線路５ａに隣接して、トランジスタ中央部を境とした他方の側に設けられた電極パッドである。
　ソース電極４－１は、エアブリッジ７－１によってソースパッド６－１に接続され、ソース電極４－２は、エアブリッジ７－２によってソースパッド６－１に接続されている。ソース電極４－３は、エアブリッジ７－３によってソースパッド６－２に接続され、ソース電極４－４は、エアブリッジ７－４によってソースパッド６－２に接続されている。
　ソースパッド６－１は、ビアホール６ａによって半導体層８に電気的に接続され、ソースパッド６－２は、ビアホール６ｂによって半導体層８に電気的に接続されている。
　ゲートフィンガー２－１～２－３は、トランジスタ中央部を境とした一方の側（図２における左側）に配置されており、ゲートフィンガー２－４～２－６は、トランジスタ中央部を境とした他方の側（図２における右側）に配置されている。ゲートフィンガー２－１～２－６のそれぞれは、図２に示すようにＴ型のゲートヘッド構造を有している。
　ゲートフィンガー２－２およびゲートフィンガー２－５のそれぞれのゲートヘッド長はＧＨ１であり、ゲートフィンガー２－３およびゲートフィンガー２－４のそれぞれのゲートヘッド長がＧＨ２である。さらに、ゲートフィンガー２－１およびゲートフィンガー２－６のそれぞれのゲートヘッド長がＧＨ３である。ＧＨ２はＧＨ１よりも長く、ＧＨ３はＧＨ１よりも短い。
　従来のマルチフィンガートランジスタでは、図１および図２に示したゲートフィンガー２－１～２－６の全てが同じゲートヘッド長であった。このため、ゲート引き回し線路５によってゲートフィンガー２－１～２－６のそれぞれに入力されたアンバランスな電力がそのまま増幅されて、図１の破線の矢印で示す方向にＲＦドレイン電流のアンバランスが生じてしまう。
　このように、６つのフィンガー構造のそれぞれのＲＦドレイン電流のアンバランスが生じると、６つのフィンガー構造のそれぞれの出力端インピーダンスにも差が生じる。
　これにより、フィンガー構造の出力端インピーダンスと、トランジスタの効率が最大で最適なインピーダンスとのずれが大きくなることから、例えば、マルチフィンガートランジスタを用いた高周波電力増幅器の効率が劣化する。
　これに対し、半導体装置１では、ゲートフィンガー２－１，２－６、ゲートフィンガー２－２，２－５およびゲートフィンガー２－３，２－４のそれぞれのゲートヘッド長が異なって不均一になっている。特に、ゲートフィンガー２－１～２－６は、トランジスタ中央部に近いほどゲートヘッド長が長く、トランジスタ端部に向かうにつれてゲートヘッド長が短くなっている。
　図２において、トランジスタ中央部に隣接したゲートフィンガー２－３のゲートヘッド長ＧＨ２が最も長く、これに隣接したゲートフィンガー２－２のゲートヘッド長ＧＨ１が次に長く、トランジスタ端部にあるゲートフィンガー２－１のゲートヘッド長ＧＨ３がＧＨ１よりも短くなっている。ゲートフィンガー２－４～２－６においても同様である。
　従来のマルチフィンガートランジスタのゲートヘッド長が全てＧＨ１で一定である場合、半導体装置１では、ゲートフィンガー２－１～２－６のゲートヘッド長の平均値をＧＨ１とする。すなわち、ゲートヘッド長の平均値は、（ＧＨ１＋ＧＨ２＋ＧＨ３）×２／６＝ＧＨ１である。
　トランジスタ中央部のフィンガー構造は、ゲートヘッド長が長いゲートフィンガー２－３，２－４を備えるので、ゲート－ソース間容量Ｃｇｓとゲート－ドレイン間容量Ｃｇｄが最も大きい。トランジスタ端部に向かうにつれてゲートヘッド長が短くなるので、フィンガー構造におけるゲート－ソース間容量Ｃｇｓとゲート－ドレイン間容量Ｃｇｄが徐々に小さくなっていく。これにより、６つのフィンガー構造のそれぞれの入力端インピーダンスのアンバランスが吸収され、全てのフィンガー構造で入力端インピーダンスが均一化される。
　入力端インピーダンスが均一化されると、６つのフィンガー構造のそれぞれから出力されるＲＦドレイン電流も均一化されて、フィンガー構造における出力端インピーダンスの差が小さくなる。このため、半導体装置１を用いた高周波電力増幅器の効率の劣化を抑えることができる。
　また、半導体装置１は、ゲートフィンガー２－１～２－６のゲートヘッド長の平均値がＧＨ１であると、全てのゲートヘッド長がＧＨ１である従来のマルチフィンガートランジスタと同じ利得を保つことができる。
　市販のマイクロ波回路シミュレータを使用して半導体装置１の上記効果を検証した。
　図３は、実施の形態１に係る半導体装置の検証モデルを示す図である。図３に示す検証モデルは、１０個のフィンガートランジスタモデルＴｒｉ（ｉ＝１～１０）と上記マイクロ波回路シミュレータに用意されている線路のコンポーネントモデルとを組み合わせて、マルチフィンガートランジスタ構造をモデル化したものである。フィンガートランジスタモデルＴｒｉは、ゲートフィンガーの長さが４０μｍであるフィンガー構造をモデル化した大信号等価回路モデルである。また、検証モデルにおいて、破線で囲んだ部分がゲート引き回し線路５に相当する。
　フィンガートランジスタモデルＴｒｉのトランジスタから出力されるＲＦドレイン電流をＩｄｉ（ｉ＝１～１０）とし、ＲＦドレイン電圧をＶｄｉ（ｉ＝１～１０）とする。
　また、フィンガートランジスタモデルＴｒｉにおけるゲート－ソース間容量Ｃｇｓｉ（ｉ＝１～１０）をａｉ×Ｃｇｓｉと定義し、ゲート－ドレイン間容量Ｃｇｄｉ（ｉ＝１～１０）をａｉ×Ｃｇｄ０と定義している。ａｉは、ゲートヘッド長の不均一に起因したＣｇｓおよびＣｇｄの不均一の度合いを表す係数である。Ｃｇｄ０は、ゲート－ドレイン間容量の固定値である。
　従来のマルチフィンガートランジスタでは、ａ１＝ａ２＝ａ３＝・・・＝ａ１０＝１であり、全てのフィンガートランジスタモデルＴｒｉのゲートヘッド長が均一である。
　以下、ａｉ＝１とした従来のマルチフィンガートランジスタを構造Ｓ１と呼ぶ。
　半導体装置１であるマルチフィンガートランジスタでは、ａ１＝０．９、ａ２＝０．９５、ａ３＝１、ａ４＝１．０５、ａ５＝１．１、ａ６＝１．１、ａ７＝１．０５、ａ８＝１、ａ９＝１．０５、ａ１０＝１．１としている。これにより、フィンガートランジスタモデルＴｒｉにおけるＣｇｓおよびＣｇｄが不均一になっている。
　以下、半導体装置１であるマルチフィンガートランジスタを構造Ｓ２と呼ぶ。
　図４は、１０個のフィンガートランジスタモデルＴｒｉのそれぞれとＲＦドレイン電流Ｉｄｉとの関係を示すグラフである。図４において、ＲＦドレイン電流Ｉｄｉは、構造Ｓ１，Ｓ２の検証モデルに対して、信号周波数を２８ＧＨｚ、バイアスドレイン電流を２０ｍＡ、バイアスドレイン電圧を２４Ｖ、ソースインピーダンスを利得整合点、ロードインピーダンスを効率整合点として算出した結果である。ＲＦドレイン電流Ｉｄｉの算出結果Ｂ１は構造Ｓ１の検証モデルで得られ、ＲＦドレイン電流Ｉｄｉの算出結果Ｂ２は構造Ｓ２の検証モデルで得られたものである。
　ＲＦドレイン電流Ｉｄｉの算出結果Ｂ１では、トランジスタ中央部におけるフィンガートランジスタモデルＴｒｉ（ｉ＝５，６）のＲＦドレイン電流Ｉｄｉが低くなっている。また、トランジスタ端部におけるフィンガートランジスタモデルＴｒｉ（ｉ＝１，１０）のＲＦドレイン電流Ｉｄｉは高くなっている。
　このように、従来のマルチフィンガートランジスタは、フィンガートランジスタモデル間でＲＦドレイン電流がアンバランスになる。
　一方、ＲＦドレイン電流Ｉｄｉの算出結果Ｂ２では、図４に示すように、全てのフィンガートランジスタモデルでＲＦドレイン電流Ｉｄｉがほぼ均一になっている。
　すなわち、半導体装置１であるマルチフィンガートランジスタでは、フィンガートランジスタモデル間のＲＦドレイン電流のアンバランスが緩和されている。
　図５Ａは、構造Ｓ１の検証モデルで得られた出力端インピーダンスを示すチャートであり、図５Ｂは、構造Ｓ２の検証モデルで得られた出力端インピーダンスを示すチャートである。図５Ａおよび図５Ｂにおいて、出力端インピーダンスは、Ｖｄｉ／Ｉｄｉ（ｉ＝１～１０）である。従来のマルチフィンガートランジスタでは、図５Ａでチャートを拡大して示すように、Ｖｄｉ／Ｉｄｉ（ｉ＝１～１０）の値が１つに収束せず、ばらつきがみられる。半導体装置１であるマルチフィンガートランジスタでは、図５Ｂでチャートを拡大して示すように、Ｖｄｉ／Ｉｄｉ（ｉ＝１～１０）の値が１つに収束している。
　図６Ａは、構造Ｓ１の検証モデルで得られたドレイン効率を示すグラフである。図６Ｂは、構造Ｓ２の検証モデルで得られたドレイン効率を示すグラフである。
　図６Ａおよび図６Ｂにおいて、入力電力Ｐｉｎに対するドレイン効率ＥＤ（％）のピーク値は、構造Ｓ１の検証モデルで得られた結果よりも、構造Ｓ２の検証モデルで得られたものが２ポイント程度向上している。
　以上のように、実施の形態１に係る半導体装置１は、ドレイン電極３－１～３－３と、ソース電極４－１～４－４と、ゲートフィンガー２－１～２－６と、ゲートフィンガー２－１～２－６が並んだ方向に沿って設けられて、ゲートフィンガー２－１～２－６のそれぞれに接続されたゲート引き回し線路５とを備える。
　この構成において、ゲートフィンガー２－１～２－６は、一方向に並んで設けられて、ドレイン電極３－１～３－３とソース電極４－１～４－４とが交互に隣り合って配置され、ゲートヘッド長が不均一である。特に、ゲートフィンガー２－１～２－６は、トランジスタ中央部に近いほどゲートヘッド長が長く、トランジスタ端部に向かうにつれてゲートヘッド長が短くなっている。このように、ゲートフィンガー２－１～２－６におけるゲートヘッド長を不均一にすることで、ＲＦドレイン電流を均一にすることができる。
　これによって、複数のフィンガー構造における出力端インピーダンスの差が小さくなるので、半導体装置１を用いた高周波電力増幅器の効率劣化を抑えることができる。
実施の形態２．
　図７は、この発明の実施の形態２に係る半導体装置１Ａの構成を示す断面図であって、半導体装置１Ａを図１のＡ－Ａ線で切った断面を示している。図７において、図２と同一の構成要素には、同一の符号を付して説明を省略する。
　実施の形態１に係る半導体装置１は、ゲートヘッドがドレイン電極側とソース電極側との両方に延びたＴ型であったが、実施の形態２に係る半導体装置１Ａでは、ゲートヘッドがドレイン電極側のみに延びているΓ型である。Γ型のゲートヘッド構造であっても、ゲートヘッド長を不均一にすることで、複数のフィンガー構造のそれぞれにおけるＣｇｓおよびＣｇｄのバランスを変えることができる。
　半導体装置１Ａでは、ゲートフィンガー２Ａ－１，２Ａ－６、ゲートフィンガー２Ａ－２，２Ａ－５およびゲートフィンガー２Ａ－３，２Ａ－４のそれぞれのゲートヘッド長が異なって不均一になっている。特に、ゲートフィンガー２Ａ－１～２Ａ－６は、トランジスタ中央部に近いほどゲートヘッド長が長く、トランジスタ端部に向かうにつれてゲートヘッド長が短くなっている。
　図７に示すように、トランジスタ中央部に隣接したゲートフィンガー２Ａ－３のゲートヘッド長ＧＨ２が最も長く、これに隣接したゲートフィンガー２Ａ－２のゲートヘッド長ＧＨ１が次に長く、トランジスタ端部にあるゲートフィンガー２Ａ－１のゲートヘッド長ＧＨ３がＧＨ１よりも短くなっている。ゲートフィンガー２Ａ－４～２Ａ－６においても同様である。従来のマルチフィンガートランジスタのゲートヘッド長が全てＧＨ１で一定である場合、半導体装置１Ａでは、ゲートフィンガー２Ａ－１～２Ａ－６のゲートヘッド長の平均値をＧＨ１とする。すなわち、ゲートヘッド長の平均値は、（ＧＨ１＋ＧＨ２＋ＧＨ３）×２／６＝ＧＨ１である。
　トランジスタ中央部のフィンガー構造は、ゲートヘッド長が長いゲートフィンガー２Ａ－３，２Ａ－４を備えるのでＣｇｓおよびＣｇｄが最も大きい。トランジスタ端部に向かうにつれてゲートヘッド長が短くなるので、フィンガー構造におけるＣｇｓおよびＣｇｄが徐々に小さくなっていく。これにより、６つのフィンガー構造のそれぞれの入力端インピーダンスのアンバランスが吸収され、全てのフィンガー構造で入力端インピーダンスが均一化される。
　入力端インピーダンスが均一化されると、６つのフィンガー構造のそれぞれから出力されるＲＦドレイン電流も均一化されて、フィンガー構造における出力端インピーダンスの差が小さくなる。このため、半導体装置１Ａを用いた高周波電力増幅器の効率の劣化を抑えることができる。
　また、半導体装置１Ａは、ゲートフィンガー２Ａ－１～２Ａ－６のゲートヘッド長の平均値がＧＨ１であると、ゲートヘッド長がＧＨ１である従来のマルチフィンガートランジスタと同じ利得を保つことができる。
　以上のように、実施の形態２に係る半導体装置１Ａにおいて、ゲートフィンガー２Ａ－１～２Ａ－６のそれぞれが、ゲートヘッドの形状がドレイン電極側に延びたΓ型のゲートヘッド構造を有している。この構成において、トランジスタ中央部に近いほど、ドレイン電極側に延びるゲートヘッド長が長く、トランジスタ端部に向かうにつれて、ドレイン電極側に延びるゲートヘッド長が短くなっている。このように、ゲートフィンガー２Ａ－１～２Ａ－６におけるゲートヘッド長を不均一にすることで、ＲＦドレイン電流を均一にすることができる。これによって、ゲートフィンガー２Ａ－１～２Ａ－６のそれぞれの出力端インピーダンスの差が小さくなるので、半導体装置１Ａを用いた高周波電力増幅器の効率劣化を抑えることができる。
実施の形態３．
　図８は、この発明の実施の形態３に係る半導体装置１Ｂの構成を示す断面図であって、半導体装置１Ｂを図１のＡ－Ａ線で切った断面を示している。図８において、図２と同一の構成要素には、同一の符号を付して説明を省略する。
　実施の形態１に係る半導体装置１および実施の形態２に係る半導体装置１Ａでは、ゲートヘッド長を不均一にしたが、実施の形態３に係る半導体装置１Ｂでは、ソースフィールドプレート（以下、ＳＦＰと記載する）９－１～９－６のプレート長を不均一にしている。ＳＦＰ９－１～９－６のプレート長を不均一にすることでも、複数のフィンガー構造のそれぞれにおけるＣｇｓおよびＣｇｄのバランスを変えることができる。
　ゲートフィンガー２Ｂ－１～２Ｂ－６は、実施の形態１に示したゲートフィンガー２－１～２－６と同様に、一方向に並んで設けられて、ドレイン電極とソース電極とが交互に隣り合って配置された帯状の電極である。ただし、ゲートフィンガー２Ｂ－１～２Ｂ－６のゲートヘッド長は、全てＧＨ１である。
　図８において、ソース電極４Ａ－１～４Ａ－４は、ゲートフィンガー２Ｂ－１～２Ｂ－６のそれぞれに隣り合うように配置された帯状の電極である。ＳＦＰ９－１～９－６は、ソース電極４Ａ－１～４Ａ－４のそれぞれに設けられて、ソース電極４Ａ－１～４Ａ－４からゲートフィンガー２Ｂ－１～２Ｂ－６側に延びた部材である。
　ソース電極４Ａ－１は、ゲートフィンガー２Ｂ－１側に延びたＳＦＰ９－１を有する。ソース電極４Ａ－２は、ゲートフィンガー２Ｂ－２側に延びたＳＦＰ９－２およびゲートフィンガー２Ｂ－３側に延びたＳＦＰ９－３を有する。ソース電極４Ａ－３は、ゲートフィンガー２Ｂ－４側に延びたＳＦＰ９－４およびゲートフィンガー２Ｂ－５側に延びたＳＦＰ９－５を有する。ソース電極４Ａ－４は、ゲートフィンガー２Ｂ－６側に延びたＳＦＰ９－６を有する。
　図８に示すように、トランジスタ中央部に隣接しているＳＦＰ９－３およびＳＦＰ９－４のプレート長が最も長く、これに隣接したＳＦＰ９－２およびＳＦＰ９－５のプレート長が次に長く、トランジスタ端部にあるＳＦＰ９－１およびＳＦＰ９－６のプレート長が最も短くなっている。
　トランジスタ中央部のフィンガー構造は、プレート長が長いＳＦＰ９－３，９－４を備えるのでＣｇｓおよびＣｇｄが最も大きい。トランジスタ端部に向かうにつれてＳＦＰのプレート長が短くなるので、フィンガー構造におけるＣｇｓおよびＣｇｄが徐々に小さくなっていく。これにより、６つのフィンガー構造のそれぞれの入力端インピーダンスのアンバランスが吸収され、全てのフィンガー構造で入力端インピーダンスが均一化される。
　入力端インピーダンスが均一化されると、６つのフィンガー構造のそれぞれから出力されるＲＦドレイン電流も均一化されて、フィンガー構造における出力端インピーダンスの差が小さくなる。このため、半導体装置１Ｂを使用した高周波電力増幅器の効率の劣化を抑えることができる。
　以上のように、実施の形態３に係る半導体装置１Ｂは、ソース電極４Ａ－１～４Ａ－４のそれぞれに設けられて、ソース電極４Ａ－１～４Ａ－４からゲートフィンガー２Ｂ－１～２Ｂ－６側に延びるＳＦＰ９－１～９－６を備える。特に、ＳＦＰ９－１～９－６は、トランジスタ中央部に近いほどプレート長が長く、トランジスタ端部に向かうにつれてプレート長が短くなっている。このように、ＳＦＰ９－１～９－６のプレート長を不均一にすることで、ＲＦドレイン電流を均一にすることができる。これによって、複数のフィンガー構造における出力端インピーダンスの差が小さくなるので、半導体装置１Ｂを用いた高周波電力増幅器の効率劣化を抑えることができる。
　なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明に係る半導体装置は、複数のゲート電極の出力端インピーダンスの差を小さくして効率劣化を抑えることができるので、高周波電力増幅器に利用することができる。
　１，１Ａ，１Ｂ　半導体装置、２－１～２－６，２Ａ－１～２Ａ－６，２Ｂ－１～２Ｂ－６　ゲートフィンガー、３－１～３－３　ドレイン電極、３ａ，５ａ　線路、４－１～４－４，４Ａ－１～４Ａ－４　ソース電極、５　ゲート引き回し線路、６－１，６－２　ソースパッド、６ａ，６ｂ　ビアホール、７－１～７－４　エアブリッジ、８　半導体層、９－１～９－６　ＳＦＰ（ソースフィールドプレート）。

Claims (5)

  1. 　複数のドレイン電極と、
    　複数のソース電極と、
    　一方向に並んで設けられて、前記ドレイン電極と前記ソース電極とが交互に隣り合って配置された複数のゲート電極と、
    　前記ゲート電極が並んだ方向に沿って設けられて、複数の前記ゲート電極のそれぞれに接続されたゲート引き回し線路とを備え、
    　複数の前記ゲート電極は、ゲートヘッド長が不均一であること
    　を特徴とする半導体装置。
  2. 　複数の前記ゲート電極は、トランジスタ中央部に近いほどゲートヘッド長が長く、トランジスタ端部に向かうにつれてゲートヘッド長が短くなること
    　を特徴とする請求項１記載の半導体装置。
  3. 　複数の前記ゲート電極のそれぞれは、ゲートヘッド形状が前記ドレイン電極側に延びたΓ型のゲートヘッド構造を有すること
    　を特徴とする請求項１記載の半導体装置。
  4. 　トランジスタ中央部に近いほど前記ドレイン電極側に延びるゲートヘッド長が長く、トランジスタ端部に向かうにつれて前記ドレイン電極側に延びるゲートヘッド長が短くなること
    　を特徴とする請求項３記載の半導体装置。
  5. 　複数のドレイン電極と、
    　複数のソース電極と、
    　一方向に並んで設けられて、前記ドレイン電極と前記ソース電極とが交互に隣り合って配置された複数のゲート電極と、
    　前記ゲート電極が並んだ方向に沿って設けられて、複数の前記ゲート電極のそれぞれに接続されたゲート引き回し線路と、
    　複数の前記ソース電極のそれぞれに設けられて、前記ソース電極から前記ゲート電極側に延びる複数のソースフィールドプレートとを備え、
    　前記複数のソースフィールドプレートは、トランジスタ中央部に近いほどプレート長が長く、トランジスタ端部に向かうにつれてプレート長が短くなること
    　を特徴とする半導体装置。
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