JP2008544548A - 非均一なゲートピッチを可能にするために変動する電極幅を有する半導体デバイス及びその製造方法 - Google Patents

Abstract

並列に接続された複数の単位セルを含む半導体デバイスが提供される。各単位セルは、第１の電極２２、第２の電極２０Ａ，２０Ｂ及びゲートフィンガー２４を有する。半導体デバイスの中央部での第２の電極２０Ａ，２０Ｂの１つ２０Ｂが第２の幅Ｗ２を有し、半導体デバイスの周辺部での第２の電極２０Ａ，２０Ｂの１つ２０Ａが、第２の幅Ｗ２に比べてより狭い第１の幅Ｗ１を有する。第１の電極２２は、ゲートフィンガー２４間のピッチが非均一であるように、実質的に一定の幅Ｗ３を有する。半導体デバイスの製造方法も提供される。

Description

本発明は、マイクロエレクトロニクスデバイス及びその製造方法に関し、特に、高パワーの半導体デバイス及びその製造方法に関し、より詳細には、非均一なゲートピッチを可能にするために変動する電極幅を有する半導体デバイス及びその製造方法に関する。

無線周波数（５００ＭＨｚ）、Ｓ帯（３ＧＨｚ）及びＸ帯（１０ＧＨｚ）などの高周波数で動作するが、高パワーの処理能力（＞２０Ｗａｔｔｓ）を必要とする電気回路が、近年、より普及してきている。高パワー、高周波数の回路が増加したため、無線周波数で確実に動作可能であり、加えて、なおも高パワー負荷を処理することが可能であるトランジスタの需要がそれに対応して増加してきている。

増大するパワー処理能力を可能にするために、より広い有効面積を有するトランジスタが開発されてきている。しかし、トランジスタの面積が拡大するにつれて、トランジスタは、一般的に、ドレイン距離に対して小さいソースが必要である高周波動作にはそれほど適合しなくなる可能性があり、それにより、キャリア輸送時間が制限される。トランジスタの面積を拡大するが、なおも高周波動作を可能するための１つの技術は、並列に接続された複数のトランジスタセルを使用することである。この種の構成は、複数の単位セルのそれぞれを通じて電流フローを制御する複数の細長いゲート「フィンガー」を含んでいる。したがって、各セルのドレイン距離に対してのソースは比較的小さく保たれることが可能であるが、なおも増大するパワー処理能力を有するトランジスタが可能になる。通常は、複数の並列トランジスタのセルが単一のチップ上に並列に接続される場合には、隣接セル間のゲートからゲートまでの距離（本明細書では、「ピッチ」又は「ゲートピッチ」と称する）が１つのセルから次のセルまで均一であるように均等に離間される。

この種のマルチセルトランジスタが高周波動作に使用される場合、それらは、大量の熱を発生する場合がある。半導体デバイスが加熱するにつれて、半導体デバイスの性能は、一般的には、低下する。この種の低下は、増幅性、直線性及び／又は信頼性に見られることがある。したがって、トランジスタの接合部温度を最高動作温度より低く保つようにする取組みが行われてきている。一般的には、ヒートシンク及び／又はファンを使用して、適切な機能及び信頼性を確保するようにデバイスを冷却している。しかし、冷却システムは、この種のトランジスタを使用するシステムのサイズ、電気消費量、製造コスト及び／又は動作コストを増大させてしまう可能性がある。

均一ピッチのマルチセルトランジスタにより、配列の中央部近傍のセルの動作温度は、一般的に、周辺部でのセルの動作温度に比べてより高い。これは、通常、周辺部でのセルがセルを囲む範囲に対してより高い熱勾配を有するための場合である。したがって、例えば、マルチセル配列の中央部近傍の隣接セルはそれぞれ熱を発生し、したがって、セルの各側は、中央部からより離れたセルを基準にすると、上昇した温度になるであろう。これにより、結果的に、最も熱い中央の接合部温度と、中央の接合部に比較してかなり抑えられた動作温度を有する最も外側の接合部とによって、ほぼ釣鐘曲線である温度プロフィールがもたらされることになる。

デバイスの接続部間の不均等な温度分布は、デバイスの直線性を抑えてしまう可能性がある。例えば、マニホルドによって接続された複数の均等に離間されたゲートフィンガーを有するデバイスには、ＲＦ位相エラーが、温度の関数のようにゲート抵抗が異なる結果として、ゲートマニホルド及び個別ゲートフィンガーの双方に沿って生じる可能性がある。通常は、これらの問題を解決するために、ゲートフィンガー間の間隔が拡張され、及び／又はフィンガーの長さが縮められ、追加フィンガーが同一のネット活性化範囲を達成するために付加される。これらの解決方法の双方により、結果的に、デバイスの中央部に発生する熱負荷はより広い範囲にわたって広がることになる。これらの解決方法は、また、結果的に、ウエハ当たりのダイ数を減少させることが可能であるマルチセルトランジスタに対して、より大きな範囲をもたらす。

温度分布の問題を解決しようと試みる技術が、例えば、特許文献１に開示されており、その開示は、全体的に説明されたかのように、参照することにより本明細書にそれにより組み込まれる。その中に開示されているように、ゲートピッチは、マルチセル配列の中央部のユニットに比較して、端部ユニットに対してはより小さくなることにより変動する。しかし、これは、デバイスのソース及びドレインフィンガーの非均一な幅へとつながる場合があり、ソース容量に対してのドレイン（Ｃ_ｄｓ）が非均一になる場合があり、それは、デバイス性能の低下をもたらす場合がある。類似の問題点が、例えば、特許文献２及び特許文献３に開示されており、それらの開示は、全体的に説明されたかのように、参照することにより本明細書にそれにより組み込まれる。

米国特許第６，５３４，８５７号明細書 米国特許出願第１０／７３４，３９８号明細書 米国特許出願第１０／９７７，２２７号明細書 米国特許第４，７６２，８０６号明細書 米国特許第４，７５７，０２８号明細書 米国特許第５，２７０，５５４号明細書 米国特許第５，９２５，８９５号明細書 米国特許第６，６８６，６１６号明細書 米国特許出願第１０／１３６，４５６号明細書 米国特許出願第１０／３０４，２７２号明細書 米国特許出願第１０／９７７，０５４号明細書 米国特許出願第１０／９７７，２２７号明細書 米国特許出願第１１／０１２，５５３号明細書 米国特許第６，２１８，６８０号明細書 米国特許出願第１０／８８４，９３０号明細書 米国特許出願第１０／９７７，２２７号明細書

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、非均一なゲートピッチを可能にするために変動する電極幅を有する半導体デバイス及びその製造方法を提供することにある。

本発明のいくつかの実施形態は、並列に接続された複数の単位セルを含む半導体デバイスを提供する。各単位セルは第１の電極、第２の電極及びゲートフィンガーを有する。半導体デバイスの中央部での第１の電極の１つが第１の幅を有し、半導体デバイスの周辺部での第１の電極の１つが、第１の幅に比べてより小さい第２の幅を有する。第２の電極は、ゲートフィンガー間のピッチが非均一であるように実質的に一定の幅を有する。

本発明のさらなる実施形態では、ゲートフィンガー間の非均一ピッチは、動作中であるとき、実質的に均一な接合部温度をゲートフィンガーの実質的過半数にもたらすことが可能である。第２の電極の幅は、第１及び第２の幅に比べてより狭くてよく、ソース容量に対してのドレイン（Ｃ_ｄｓ）は、動作中であるとき、複数の単位セルにおいて実質的に一定のままであることが可能である。

本発明のさらに他の実施形態では、複数の単位セルは、直線配列に配置される複数の単位セルを含むことが可能である。ゲートフィンガー間のピッチは、半導体デバイスの中央部からゲートフィンガーの距離に反比例してよい。半導体デバイスの周辺部でのゲートフィンガー間のピッチは、デバイスの中央部でのゲートフィンガー間のピッチに比べてより少なくてよい。

本発明のいくつかの実施形態では、複数の単位セルは、複数の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の単位セルを含むことが可能である。半導体デバイスは、炭化シリコン（ＳｉＣ）の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、ガリウム砒素（ＧａＡｓ）のＭＥＳＦＥＴ、又は窒化ガリウム（ＧａＮ）の高電子移動度トランジスタ（ＨＥＭＴ）を含んでよい。複数の単位セルは、複数の炭化シリコントランジスタの単位セル、又は複数の窒化ガリウムトランジスタの単位セルを含んでよい。

本発明のさらなる実施形態では、第１の幅及び第２の幅は、約２０μｍから約６０μｍであってよい。ゲートフィンガー間の非均一ピッチは、約１０μｍから約９０μｍであってよい。第１の電極はソース電極であってよく、第２の電極はドレイン電極であってよい。

本発明のさらに他の実施形態は、並列に接続された複数の単位セルを有する電界効果トランジスタ（ＦＥＴ）を提供する。各単位セルは、ソースフィンガー、ドレインフィンガー及びゲートフィンガーを含んでいる。ＦＥＴの中央部でのソースフィンガーの１つが第１の幅を有し、ＦＥＴの周辺部でのソースフィンガーの１つが、第１の幅に比べてより小さい第２の幅を有する。ドレインフィンガーは、ゲートフィンガー間のピッチが非均一であるように、実質的に一定の幅を有する。ゲートフィンガー間の非均一ピッチは、動作中であるとき、実質的に均一な接合部温度をゲートフィンガーの実質的過半数にもたらす。

本発明を、主に、半導体デバイス及びＦＥＴを参照して以下に説明するが、トランジスタの他のタイプ、ならびに半導体デバイス及び具体的にはＦＥＴの製造方法も提供する。

本発明を、本発明の実施形態が示される添付の図面を参照して、以下に、より詳細に説明する。しかし、本発明は、多くの異なる形態で具現化可能であり、本明細書に説明される実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が綿密に及び完全になるように、ならびに当業者に本発明の技術的範囲を十分に伝えるように提供される。図面では、層及び領域のサイズならびに相対的サイズは、明確にするために誇張可能である。ある要素又は層が、他の要素又は層の「上に」あり、他の要素又は層に「接続される」又は「結合される」と称される場合には、それは、他の素子又は層の上に直接あり、他の要素又は層に直接、接続又は結合可能である。逆に、ある要素が、他の要素又は層の「上に直接」あり、他の要素又は層に「直接、接続される」又は「直接、結合される」と称される場合には、介在要素又は層は存在しない。本明細書で使用されるとき、用語「及び／又は」は、関連の記載項目のうち１つ又は複数の任意の、及びすべての組合せを含んでいる。同様の数字が、全体にわたって、同様の要素を称する。

第１の及び第２のという用語が本明細書で使用されて、様々な領域、層及び／又は部分を説明しているが、これらの領域、層及び／又は部分は、これらの用語によって限定されるべきではない。これらの用語は、１つの領域、層又は部分を他の領域、層又は部分と区別するためにのみ使用される。したがって、以下に説明する第１の領域、層又は部分は、第２の領域、層又は部分を称することが可能であり、同様に、第２の領域、層又は部分は、本発明の教示から逸脱することなく、第１の領域、層又は部分を称することが可能である。

さらには、「下方の」又は「下部の」、及び「上方の」又は「上部の」などの相対語を本明細書では使用して、図示するように、１つの要素と、他の要素との関係を説明することが可能である。相対語は、図に描かれた配向に加えて、デバイスの種々の配向を含むように意図されている。例えば、図中のデバイスが反転した場合、他の要素の「下方の」側にあると説明された要素は、他の要素の「上方の」側に配向されることになる。例示的用語「下方の」は、したがって、図の特定の配向に応じて、「下方の」及び「上方の」配向の双方を含むことが可能である。同様に、図の１つの中でデバイスが反転した場合には、他の要素の「下部に」又は「下に」と説明された要素は、他の要素の「上に」配向されることになる。例示的用語「下部に」又は「下に」は、したがって、上及び下への配向の双方を含むことが可能である。

本発明の実施形態を、本発明の理想的な実施形態の概略図である断面図を参照して、本明細書で説明する。したがって、例えば、製造の技術及び／又は許容範囲の結果としての図の形状との差異は、予期されるべきである。したがって、本発明の実施形態は、本明細書に図示の領域の特定の形状に限定されると解釈されるべきではなく、例えば、製造の結果、生じた形状のばらつきを含むべきである。例えば、長方形として図示される埋込み領域は、典型的には、丸められ、湾曲した特徴及び／又は埋込みから非埋込み領域へのバイナリ変化ではなく、その縁部での埋込み濃度勾配を有することになる。同様に、埋込みにより形成された埋込み領域は、埋込みがそれを通じて行われる埋め込まれた領域及び表面間の領域内にいくつかの埋込みを結果的に生じてよい。したがって、図示する領域は、本質的に概略的であり、それらの形状は、デバイスの領域の正確な形状を示すことを意図しておらず、本発明の技術的範囲を限定することを意図していない。

本明細書に使用される専門用語は、特定の実施形態を説明するという目的のためのみであり、本発明を限定していることを意図していない。本明細書に使用されるとき、単数形の「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈が他に明確に指示しない限りは、複数形も含むことを意図する。さらには、用語「ｃｏｍｐｒｉｓｅｓ」及び／又は「ｃｏｍｐｒｉｓｉｎｇ」は、本明細書で使用される場合には、記載されている特徴、整数、ステップ、要素、及び／又は構成要素の存在を特定するが、他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそのグループのうち１つ又は複数の存在又は付加を除外しない。

他に規定されない限りは、本明細書に使用されるすべての用語（技術用語及び科学用語を含む）は、本発明が属する当業者が一般的に理解するのと同じ意味を有する。一般的に使用される辞書に規定されるものなど、用語は、関連技術及び本開示の文脈におけるそれらの意味と整合性がとれる意味を有すると解釈されるべきであること、及び本明細書にそのように明確に規定されない場合には、理想的又は非常に形式的な意味において解釈されることにはならない。

本明細書に使用されるとき、用語「オーム接点」は、それと関連するインピーダンスが、実質的にすべての予想動作周波数（すなわち、オーム接点と関連するインピーダンスは、すべての動作周波数において実質的に同一である）及び電流において、インピーダンス＝Ｖ／Ｉの関係によって実質的に与えられる接点を称し、ただし、Ｖは接点間の電圧であり、Ｉは電流である。

本明細書の実施形態をここで、本発明の様々な実施形態、及び本発明の実施形態を形成する様々な処理を示す図１から図３Ｅを参照して、以下に詳細に述べることにする。トランジスタ、例えば、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）は、本発明のいくつかの実施形態により、熱的に平衡をとることが可能であり、ソース容量に対して実質的に一定のドレイン（Ｃ_ｄｓ）を有する。具体的には、本発明のいくつかの実施形態では、デバイスの中央部でのソース接点（フィンガー）２０Ｂの幅Ｗ２は、デバイスの周辺部でのソース接点（フィンガー）２０Ａの幅Ｗ１に比べてより大きいことが可能であるが、ドレイン接点（フィンガー）２２の幅Ｗ３は実質的に一定が保たれる。したがって、デバイスのゲートフィンガー２４間のピッチの変動は、ソースフィンガー２０Ａ，２０Ｂの幅を変えることによって得られることが可能であり、それは、動作中であるとき、実質的な均一の接合部温度をゲートフィンガーの実質的過半数にもたらすことが可能である。さらには、Ｃ_ｄｓは、主に、ソース又はドレインの接点のより狭い幅によって決定されるので、デバイス全体にわたって狭い接点（ドレイン接点）を不変に保つことにより、Ｃ_ｄｓがデバイスの様々なセル間で実質的に一定のままであることが可能にできる。本明細書の実施形態に関する詳細を、以下に説明する。

一定のドレイン幅Ｗ３及び変動するソース幅Ｗ１，Ｗ２を有する本発明の実施形態を本明細書で説明するが、本発明の実施形態はこの構成に限定されない。例えば、ドレイン接点の幅が変動してよく、ソース接点の幅が、本発明の技術的範囲から逸脱することなく、ピッチの変動を得るために一定を保ってよい。

図１は、本発明のいくつかの実施形態によるトランジスタの平面図である。このトランジスタの平面図は、例えば、本発明のいくつかの実施形態による炭化シリコン（ＳｉＣ）の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を説明する。本発明の実施形態を、ＳｉＣ ＭＥＳＦＥＴを参照して図示するが、本発明はこの種のデバイスに限定されると解釈されるべきではない。したがって、本発明の実施形態は、複数の単位セルを有する他のトランジスタデバイスを含んでよい。本発明の実施形態は、より／比較的に、均一な接合部温度及び定数Ｃ_ｄｓが望ましく、デバイスの複数の単位セルが存在する場合には、任意の半導体デバイスでの使用に適合することが可能である。したがって、例えば、本発明の実施形態は、本発明の技術的範囲から逸脱することなく、窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）及び／又はシリコン（Ｓｉ）のデバイスなどの非炭化シリコンのデバイスでの使用に適合することが可能である。

図１に示すように、複数の単位セルが基板１０上に形成される。各単位セルは、第１の電極、すなわちドレイン接点（トレイン電極）２２と、ゲート接点（ゲート電極）２４、及び第２の電極、すなわちソース接点（ソース電極）２０Ａ，２０Ｂとを含み、ゲート接点２４は、ソース接点２０Ａ，２０Ｂ及びドレイン接点２２の間に配置されている。本発明の実施形態を、第１の幅Ｗ１及び第２の幅Ｗ２のそれぞれを有するソース接点２０Ａ，２０Ｂを有するように説明しているが、本発明の実施形態は、この構成に限定されない。例えば、３つの以上の幅を有するソース接点２０Ａ，２０Ｂが、本発明の技術的範囲から逸脱することなく設置可能である。

さらに図１を参照すると、ソース接点２０Ａ，２０Ｂ、ゲート接点２４、及びドレイン接点２２は、互いに入り込んでいる。デバイスの周辺部でのソース接点２０Ａの第１の幅Ｗ１は、デバイスの中央部でのソース接点２０Ｂの第２の幅Ｗ２に比べてより狭い。さらには、ドレイン接点２２の幅Ｗ３が、デバイス全体にわたって実質的に一定のままである。したがって、平均ゲートピッチ（（Ｐ１＋Ｐ２）／２）は、デバイスの周辺部と比べてデバイスの中央部においての方がより大きい。具体的には、（（Ｐ１＋Ｐ２_Ｃ）／２）は、（（Ｐ１＋Ｐ２_Ｐ）／２）に比べてより大きく、ただし、Ｐ２_Ｃは、デバイスの中央部でのピッチであり、Ｐ２_Ｐは、デバイスの周辺部でのピッチである。本発明のいくつかの実施形態では、ピッチは、１０μｍと小さくてよく、平均ピッチは、約２０μｍから約８０μｍであってよい。

ソース接点２０Ａ，２０Ｂの幅Ｗ１，Ｗ２の変動によって可能になる非均一ピッチは、動作中であるとき、実質的に均一な接合部温度をゲートフィンガー２２の実質的過半数に提供することを可能にすることができる。さらには、上述したように、デバイスのＣ_ｄｓは、典型的には、より狭いソース接点２０Ａ，２０Ｂ又はドレイン接点２２に基づいて決定される。したがって、本発明のいくつかの実施形態により、ドレイン接点２２の幅Ｗ３は、ソース接点２０Ａの第１の幅Ｗ１、及びソース接点２０Ｂの第２の幅Ｗ２に比べてより狭い。

さらには、図１に示すように、ソース接点２０Ａ，２０Ｂ及びゲート接点２４の間の幅Ｗ４、ゲート接点２４及びドレイン接点２２の間の幅Ｗ５、ならびにソース接点２０Ａ，２０Ｂ及びドレイン接点２２の間の幅Ｗ６は、ピッチが非均一であることが可能になるように、異なっていてよい。幅Ｗ４は、約０．４μｍから約１．０μｍであってよく、幅Ｗ５は、約１．２μｍから３．０μｍであってよく、幅Ｗ６は、約２．０μｍから約５．０μｍになる。

図１に示す本発明の実施形態は、５つのゲート電極（フィンガー）２４を含むが、３つのソース電極２０Ａ，２０Ｂ、及び２つのドレイン電極２２、他の数のこれらの電極が使用可能である。さらには、他のＭＥＳＦＥＴ又は半導体デバイスの構成もまた利用可能である。例えば、特許文献４、特許文献５、特許文献６、特許文献７及び特許文献８に記載されているものなどのデバイスは、本発明の実施形態に利用可能であり、それらの開示は、全体的に十分に説明されたかのように、本明細書に組み込まれる。また、同一出願人による、例えば、特許文献９、特許文献１０、特許文献１１、特許文献１２及び特許文献１３に記載のものなどのデバイスは、本発明の実施形態と併用可能であり、それらの開示は、十分に説明されたかのように、本明細書に組み込まれる。しかし、本発明の実施形態は、ＭＥＳＦＥＴに限定されるのではなく、電極を制御する配列、及び特定の実施形態では、電極を制御する直線配列を有する他のデバイスと共に利用可能である。

本発明のいくつかの実施形態では、デバイスは、図１に基づいて説明したように、ＳｉＣ ＭＥＳＦＥＴであってよい。ゲートフィンガー２４間のピッチは、デバイスの中央部に向かって小さいピッチから大きいピッチまで変動する。デバイスの中央部でのピッチの増加により、増加する熱放散範囲は、各ゲートフィンガー２４と関連する接合部温度が抑えられることが可能になるように、デバイスの中央部での低下した熱勾配に対して補正を行うことが可能である。より均一な接合部温度が、同一の動作条件の下で、従来の均一離間デバイスを越えて向上した信頼性をもたらすことが可能である低下した最高接合部温度を可能にすることができる。さらには、より均一な熱プロフィールは、フィンガー間のインピーダンスの相違を減少させることが可能であり、それによりＲＦデバイスの直線性を向上させる。

図２は、図１に示された線Ａ〜Ａ’に沿って引かれたマルチセルトランジスタの部分断面図である。図２に示すように、本発明の実施形態を組み込んでいるＭＥＳＦＥＴの例示的一部分が、ｐ型又はｎ型の伝導性もしくは半絶縁性の単結晶のバルク炭化シリコン基板１０上に形成されるｐ型伝導性の第１のエピタキシャル層１２を含むことが可能である。基板１０は、例えば、６Ｈ、４Ｈ、１５Ｒ又は３Ｃ炭化シリコンを含んでよい。炭化シリコンの第１のエピタキシャル層１２は、基板１０及びｎ型伝導性の第２のエピタキシャル層１４の間に配置されている。選択メタライズ層３２が基板１０の背面に、第１のエピタキシャル層１２に対向して形成可能である。

第１のエピタキシャル層１２は、ｐ型伝導性炭化シリコンのエピタキシャル層、非ドープ炭化シリコンのエピタキシャル層、又は超低ドープｎ型伝導性炭化シリコンのエピタキシャル層であってよい。低ドープ炭化シリコンのエピタキシャル層が利用される場合には、特定の実施形態では、第１のエピタキシャル層１２のドープ濃度は、約５×１０^１５ｃｍ^−３未満である。非ドープ（意図的にドープされていない）又はｎ型の第１のエピタキシャル層１２が利用される場合には、特定の実施形態では、基板１０は半絶縁性の炭化シリコン基板であってよい。非ドープ又はｎ型の第１のエピタキシャル層１２が利用される場合には、高品質のチャネル層が、トランジスタ上に、任意の大きな電気的効果を有するバッファ層なしに形成可能である。

図２にさらに示すように、ｎ^＋領域１３Ａ，１３Ｂ及び１７がそれぞれ、デバイスのソース領域及びドレイン領域を形成すると規定される。本明細書で使用されるとき、「ｐ^＋」又は「ｎ^＋」は、同一もしくは他の層又は基板の隣接した、又は他の領域に存在するより高いキャリア濃度によって形成される領域を称する。ソース領域１３Ａ，１３Ｂ及びドレイン領域１７は、典型的には、ｎ型伝導性炭化シリコンであり、第１のエピタキシャル層１２のキャリア濃度に比べてより高いキャリア濃度を有する。ソース領域１３Ａ，１３Ｂ及びドレイン領域１７については、キャリア濃度約１×１０^１９ｃｍ^−３が適切であってよく、しかし、できるだけ高いキャリア濃度が好ましい。

オーム接点２０Ａ，２０Ｂ及び２２が、第２のエピタキシャル層１４上に形成可能であり、ソース接点（フィンガー）２０Ａ，２０Ｂ、及びドレイン接点（フィンガー）２２を形成するように離間される。図示のように、オーム接点２０Ａ，２０Ｂ及び２２は、埋め込まれたソース領域１３Ａ，１３Ｂ及びドレイン領域１７上にそれぞれ形成可能である。ゲートフィンガーとも称されるショットキゲート接点２４は、ソース接点２０及びドレイン接点２２の間の第２のエピタキシャル層１４上に形成される。図示のように、選択金属塗布層２６Ａ，２６Ｂ，２８及び３０がソース接点２０Ａ，２０Ｂ、ドレイン接点２２、及びショットキゲート接点２４上に形成される。保護層（絶縁層）６０も形成可能である。図３に示すように、本発明の特定の実施形態は、並列に接続されたセルの直線配列を可能にする。したがって、ゲート接点２４は、三次元で並列に接続可能である。

ゲート接点２４は、クロム、白金、白金シリサイド、ニッケル、及び／又はＴｉＷＮから形成可能であるが、ショットキ効果を達成するために当業者には知られている金などの他の金属が使用可能である。ショットキゲート接点２４は、典型的には、３層構造を有する。この種の構造は、クロム（Ｃｒ）の高い接着性のために利点を有することが可能である。例えば、ゲート接点２４は、場合によっては、第２のエピタキシャル層１４と接触するクロムの第１のゲート層を含むことが可能である。ゲート接点２４は、白金（Ｐｔ）及び金３０、又は他の高い伝導性の金属の塗布層をさらに含むことが可能である。

図２にさらに示すように、デバイス３００の周辺部でのソース接点２０Ａは、第１の幅Ｗ１を、及びデバイス３００の中央部でのソース接点２０Ｂは、第１の幅Ｗ１に比べてより大きい第２の幅Ｗ２を有する。さらには、ドレイン接点２２の幅Ｗ３は、デバイス全体にわたって実質的に一定のままであり、本発明の実施形態では、ソース接点２０Ａ，２０Ｂの第１の幅Ｗ１及び第２の幅Ｗ２の双方に比べてより小さい。したがって、図１に基づいて説明したように、ソース接点２０Ａ，２０Ｂの幅Ｗ１，Ｗ２の変動により、ゲートフィンガー２４間の非均一ピッチが可能になる。さらには、Ｃ_ｄｓは、ドレイン接点２２がソース接点２０Ａ，２０Ｂに比べてより狭いときは、実質的に一定のままであること、及びデバイス全体にわたって実質的に一定のままであることが可能である。

本明細書で使用されるとき、「非均一ゲートピッチ」は、デバイスの周辺部に比較して、デバイスの中央部でより大きいゲートフィンガー２４間のピッチを称する。非均一ゲートピッチは、実質的に均一な接合部温度をデバイスのゲートフィンガー２４の実質的過半数にもたらすことが可能である。本発明のさらに他の実施形態では、実質的に均一な接合部温度は、すべてのゲートフィンガー２４にもたらされる。さらには、本明細書で使用されるとき、Ｃ_ｄｓがセル間の約２．０パーセント未満の変動である場合には、Ｃ_ｄｓは「実質的に一定」のままである。

上述したように、本発明の実施形態は、所定のパターンの非均一ゲートピッチを有するセルの直線（一次元）配列を提供することが可能である。本発明の実施形態は、セルの直線配列に限定されない。例えば、本発明の実施形態は、二次元において提供可能である。

図３Ａ乃至図３Ｅは、図１及び図２を通して示した本発明の実施形態によるトランジスタの製造における処理工程を示す断面図である。
まず、図３Ａに示すように、第１のエピタキシャル層（バッファ層）１２が基板１０上に形成又は付着可能である。基板１０は、半絶縁性基板、ｐ型基板又はｎ型基板であってよい。基板１０は、非常に薄くドープ可能である。基板１０が半絶縁性である場合には、それは、同一出願人による、例えば、特許文献１４に記載のように形成可能であり、その開示は、全体的に説明されたかのように、参照することにより本明細書にそれにより組み込まれる。半絶縁性基板を提供するための他の技術も使用可能である。バッファ層１２は、キャリア濃度約３．０×１０^１５ｃｍ^−３以下、しかし、典型的には、１．０×１０^１５ｃｍ^−３以下を有するｐ型の伝導性炭化シリコンであってよい。代替としては、バッファ層１２は、ｎ型炭化シリコン又は非ドープ（意図的にドープされていない）炭化シリコンであってよい。図３Ａにさらに示すように、第２のエピタキシャル層１４が第１のエピタキシャル層１２上に成長又は付着される。

図３Ｂ及び図３Ｃに示すように、マスク５０が、第１と第２のソース領域１３Ａ，１３Ｂ及びドレイン領域１７をそれぞれが形成する埋込みｎ^＋領域に対して形成可能である。ソース領域１３Ａ，１３Ｂ及びドレインの領域１７は、典型的には、例えば、高温アニールがそれに続く窒素（Ｎ）又はリン（Ｐ）のイオンの埋込みによって形成される。適切なアニール温度は、約１１００℃から約１６００℃であってよい。

イオンの埋込みは、図３Ｃに示すように、ｎ^＋領域１３Ａ，１３Ｂ及び１７を形成するためのマスク５０によって覆われていない領域上で行われることが可能である。したがって、イオンは、例えば、第２のエピタキシャル層１４に比べて、より高いキャリア濃度を有するｎ型伝導性ＳｉＣなど、ｎ型伝導性の高いドープ領域を提供するために第２のエピタキシャル層１４の部分に埋め込まれる。埋め込まれると、ドーパントは埋込みを活性化するためにアニール可能である。

図３Ｃに示すように、例えば、酸化被膜の絶縁層６０が、デバイスの表面に形成可能である。絶縁層６０は、既存構造の露出面上に、すなわち、ソース領域１３Ａ，１３Ｂ及びドレインの領域１７ならびに第２のエピタキシャル層１４上に成長又は付着可能である。本発明の実施形態では、メサがＭＥＳＦＥＴの周辺部の辺りに形成可能である。メサは、トランジスタの周辺部を形成する基板１０、第１のエピタキシャル層１２及び第２のエピタキシャル層１４によって形成される側壁を有することが可能である。メサは、デバイスの電流フローをメサにとどめ、デバイスの電気容量を抑えるために、デバイスの空乏領域を越えて延在することが可能である。メサは、前述のデバイスをエッチングする反応性イオンによって形成可能であるが、当業者には知られている他の方法を使用して、メサを形成することが可能である。さらには、メサが利用されない場合には、陽子衝撃などの他の方法を使用して絶縁可能であり、補正原子又は当業者には知られている他の方法で逆ドープする。

次に、図３Ｄを参照すると、接点窓４１，４２及び４３が、ソース領域１３Ａ，１３Ｂ、及びドレイン領域１７の表面の一部分を露光するために、絶縁層６０を通してエッチング可能である。ニッケルは、その場合には、ソース接点２０Ａ，２０Ｂ及びドレインの接点２２をそれぞれ付着するために蒸着可能である。ニッケルは、図３Ｅに示すように、オーム接点２０Ａ，２０Ｂ及び２２を形成するためにアニール可能である。この種の付着及びアニールの処理は、当業者には知られている従来技術を利用して実施可能である。例えば、オーム接点２０Ａ，２０Ｂ及び２２は、約２分間に約６５０℃から約１２００℃の温度でアニール可能である。しかし、他の時間及び温度も利用可能である。例えば、約３０秒から約１０分までの時間が許容可能である。

図３Ｅは、ゲート接点２４ならびに塗布層２６Ａ，２６Ｂ，２８及び３０の形成を示す。例えば、接点窓（図示せず）は、絶縁層６０に開放可能であり、クロムの層が窓内に付着可能である。典型的には、クロム層は、蒸着によって形成される。ゲート構造は、その場合には、白金及び金の付着によって完成可能である。また、塗布層２６Ａ，２６Ｂ及び２８は、ゲート構造の形成前又は形成後でも形成可能である。実際、チタン／白金／金の構造が利用される場合には、塗布層の白金及び金の部分は、ゲート構造の白金及び金の部分３０と同じ処理工程において形成可能である。したがって、塗布層２６Ａ，２６Ｂ及び２８は、ゲート接点の形成前に、又はゲート接点の形成後に、形成可能である。さらには、図示のように、基板接点３２が基板１０の背面に形成可能である。

本発明のいくつかの実施形態では、オーム接点は、同一出願人による（例えば、特許文献１５参照）開示と同一又は類似の接点であってよく、その開示は、全体的に説明されたかのように、参照することによって本明細書に組み込まれる。

図３Ｅにさらに示すように、デバイスの周辺部でのソース接点２０Ａは、第１の幅Ｗ１を有し、デバイスの中央部でのソース接点２０Ｂは、第１の幅Ｗ１に比べてより大きい第２の幅Ｗ２を有する。さらには、ドレイン接点２２の幅Ｗ３は、デバイス全体にわたって実質的に一定のままであり、本発明のいくつかの実施形態では、ソース接点２０Ａ，２０Ｂの第１の幅Ｗ１及び第２の幅Ｗ２の双方に比べてより小さい。したがって、上述したように、ソース接点２０Ａ，２０Ｂの幅の変動により、ゲート接点２４間の非均一ピッチを形成することが可能である。さらには、Ｃ_ｄｓは、ドレイン接点２２がソース接点２０Ａ，２０Ｂに比べてより狭いときには、実質的に一定のままであり、デバイス全体にわたって実質的に一定のままであることが可能である。

本発明の実施形態は、様々な幅を有するソース接点を備えるように、本明細書で開示しているが、本発明の実施形態はこの構成に限定されない。例えば、本発明のさらなる実施形態では、ドレイン接点は、本発明の教示から逸脱することなく、様々な幅を有することが可能である。

本発明のいくつかの実施形態では、ソース接点又はドレイン接点の１つは、接点部分間の基板表面を露光する第１の及び第２の部分に分割可能である。接点部分間に金属がないことにより、Ｃ_ｄｓをさらに抑えることを可能にすることができ、デバイスの温度が維持されることも可能になる。本発明のこれらの実施形態に関しての詳細が、例えば、特許文献１６参照に開示されており、その開示は、全体的に説明したかのように、参照することによって本明細書に組み込まれている。

本発明の実施形態を、ＳｉＣ ＭＥＳＦＥＴに関して本明細書で開示しているが、本発明は、この種のデバイスに限定されると解釈されるべきではない。本発明の実施形態は、より／比較的に、均一な接合部温度が望ましく、又は最高接合部温度が、ソース容量に対してのドレイン（Ｃ_ｄｓ）の実質的な増加なしに維持されることになり、デバイスの複数の単位セルが存在する場合には、任意の半導体デバイスの使用に適切であることが可能である。したがって、例えば、本発明の実施形態は、窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）及び／又はシリコン（Ｓｉ）のデバイスなどの非炭化シリコンのデバイスの使用に適切であることが可能である。したがって、本発明の実施形態は、例えば、ＳｉＣ ＭＥＳＦＥＴ、ＳｉＣ ＭＥＳＦＥＴ ＭＭＩＣ、ＧａＮ ＨＥＭＴ、ＧａＮ ＨＥＭＴＭＭＩＣ、ＧａＡｓ ＭＥＳＦＥＴ、ＧａＡｓ ＭＥＳＦＥＴ ＭＭＩＣ、ＧａＡｓ ＨＥＭＴ、ＧａＡｓ ＨＥＭＴ ＭＭＩＣ、ＧａＡｓ ｐＨＥＭＴ、ＧａＡｓ ｐＨＥＭＴ ＭＭＩＣを提供することができる。

図面及び明細書には、開示された典型的な好ましい本発明の実施形態があり、特定の用語が用いられているが、それらは、一般的な及び説明的な意味にのみ、及び限定する目的ではなく使用されており、本発明の技術的範囲は、添付の請求項に説明される。

本発明のいくつかの実施形態によるトランジスタの平面図である。 図１に示された線Ａ〜Ａ’に沿って引かれたマルチセルトランジスタの部分断面図である。 図１及び図２を通して示した本発明の実施形態によるトランジスタの製造における処理工程を示す断面図（その１）である。 図１及び図２を通して示した本発明の実施形態によるトランジスタの製造における処理工程を示す断面図（その２）である。 図１及び図２を通して示した本発明の実施形態によるトランジスタの製造における処理工程を示す断面図（その３）である。 図１及び図２を通して示した本発明の実施形態によるトランジスタの製造における処理工程を示す断面図（その４）である。 図１及び図２を通して示した本発明の実施形態によるトランジスタの製造における処理工程を示す断面図（その５）である。

Claims (35)

1. 第１の電極、第２の電極及びゲートフィンガーをそれぞれが有する並列に接続された複数の単位セルを含む半導体デバイスであって、
   中央部での前記第１の電極の少なくとも１つが第１の幅を有し、周辺部での前記第１の電極の少なくとも１つが前記第１の幅に比べてより小さい第２の幅を有し、前記第２の電極は、前記ゲートフィンガー間のピッチが非均一であるように実質的に一定の幅を有することを特徴とする半導体デバイス。
2. 前記ゲートフィンガー間の前記非均一ピッチは、動作中であるとき、実質的に均一な接合部温度を前記ゲートフィンガーの実質的過半数にもたらすことを特徴とする請求項１に記載の半導体デバイス。
3. 前記第２の電極の前記幅は、前記第１及び第２の幅に比べてより狭く、ソース容量に対してのドレイン（Ｃ_ｄｓ）が、動作中であるとき、前記複数の単位セルにおいて実質的に一定のままであることを特徴とする請求項１に記載の半導体デバイス。
4. 前記複数の単位セルは、直線配列で配置された複数の単位セルを含むことを特徴とする請求項１に記載の半導体デバイス。
5. 前記ゲートフィンガー間の前記ピッチは、前記中央部からの前記ゲートフィンガーの距離に反比例することを特徴とする請求項１に記載の半導体デバイス。
6. 前記周辺部での前記ゲートフィンガー間の前記ピッチは、前記中央部でのゲートフィンガー間のピッチに比べてより少ないことを特徴とする請求項１に記載の半導体デバイス。
7. 前記複数の単位セルは、複数の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の単位セルを含むことを特徴とする請求項１に記載の半導体デバイス。
8. 炭化シリコン（ＳｉＣ）の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、ガリウム砒素（ＧａＡｓ）のＭＥＳＦＥＴ又は窒化ガリウム（ＧａＮ）の高電子移動度トランジスタ（ＨＥＭＴ）を含むことを特徴とする請求項１に記載の半導体デバイス。
9. 前記複数の単位セルは、複数の炭化シリコントランジスタの単位セル、又は複数の窒化ガリウムトランジスタの単位セルを含むことを特徴とする請求項１に記載の半導体デバイス。
10. 前記第１の幅及び第２の幅は、約２０μｍから約６０μｍであることが可能であることを特徴とする請求項１に記載の半導体デバイス。
11. 前記ゲートフィンガー間の前記非均一ピッチは、約１０μｍから約９０μｍであることを特徴とする請求項１に記載の半導体デバイス。
12. 前記第１の電極は、ソース電極を含み、前記第２の電極は、ドレイン電極を含むことを特徴とする請求項１に記載の半導体デバイス。
13. ソースフィンガー、ドレインフィンガー及びゲートフィンガーをそれぞれが有する並列に接続された複数の単位セルを含む電界効果トランジスタ（ＦＥＴ）であって、
    前記ＦＥＴの中央部での前記ソースフィンガーの少なくとも１つが第１の幅を有し、前記ＦＥＴの周辺部での前記ソースフィンガーの少なくとも１つが、前記第１の幅に比べてより小さい第２の幅を有し、前記ドレインフィンガーは、前記ゲートフィンガー間のピッチが非均一であるように、実質的に一定の幅を有し、前記ゲートフィンガー間の前記非均一ピッチは、動作中であるとき、実質的に均一な接合部温度を前記ゲートフィンガーの実質的過半数にもたらすことを特徴とする電界効果トランジスタ。
14. 前記第２の電極の前記幅は、前記第１の幅及び第２の幅に比べてより狭く、ソース容量に対してのドレイン（Ｃ_ｄｓ）が、動作中であるとき、前記複数の単位セルにおいて実質的に一定のままであることを特徴とする請求項１３に記載の電界効果トランジスタ。
15. 前記複数の単位セルは、直線配列で配置された複数の単位セルを含むことを特徴とする請求項１３に記載の電界効果トランジスタ。
16. 前記ゲートフィンガー間の前記ピッチは、前記中央部からの前記ゲートフィンガーの距離に反比例することを特徴とする請求項１３に記載の電界効果トランジスタ。
17. 前記周辺部での前記ゲートフィンガー間の前記ピッチは、前記中央部でのゲートフィンガー間のピッチに比べてより少ないことを特徴とする請求項１３に記載の電界効果トランジスタ。
18. 前記複数の単位セルは、複数の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の単位セルを含むことを特徴とする請求項１３に記載の電界効果トランジスタ。
19. 前記金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）は、炭化シリコン（ＳｉＣ）のＭＥＳＦＥＴ、ガリウム砒素（ＧａＡｓ）のＭＥＳＦＥＴ又は窒化ガリウム（ＧａＮ）の高電子移動度トランジスタ（ＨＥＭＴ）を含むことを特徴とする請求項１３に記載の電界効果トランジスタ。
20. 前記複数の単位セルは、複数の炭化シリコントランジスタの単位セル、又は複数の窒化ガリウムトランジスタの単位セルを含むことを特徴とする請求項１３に記載の電界効果トランジスタ。
21. 前記第１の幅及び第２の幅は、約２０μｍから約６０μｍであることが可能であることを特徴とする請求項１３に記載の電界効果トランジスタ。
22. 前記ゲートフィンガー間の前記非均一ピッチは、約１０μｍから約９０μｍであることを特徴とする請求項１３に記載の電界効果トランジスタ。
23. 並列に電気的に接続された複数のゲートフィンガーを有する半導体デバイスの最高接続部温度を制御する制御方法であって、
    前記ゲートフィンガー間の間隔が非均一であるように、ソースフィンガーの幅を変動するステップと、ドレインフィンガーの幅を実質的に一定に保つステップとを含むことを特徴とする制御方法。
24. 前記半導体デバイスの中央領域の前記ゲートフィンガー間の前記間隔は、前記半導体デバイスの周辺領域のゲートフィンガーに比べて、隣接ゲートからさらに離間されることを特徴とする請求項２３に記載の制御方法。
25. ソースフィンガー、ドレインフィンガー及びゲートフィンガーをそれぞれが有する並列に接続された複数の単位セルを形成するステップを含むトランジスタを形成する形成方法であって、
    前記トランジスタの中央部での前記ソースフィンガーの少なくとも１つが第１の幅を有し、前記トランジスタの周辺部での前記ソースフィンガーの少なくとも１つが、前記第１の幅に比べてより小さい第２の幅を有し、前記ドレインフィンガーは、前記ゲートフィンガー間のピッチが非均一であるように実質的に一定の幅を有することを特徴とする形成方法。
26. 前記ゲートフィンガー間の前記非均一ピッチは、動作中であるとき、実質的に均一な接合部温度を前記ゲートフィンガーの実質的過半数にもたらすことを特徴とする請求項２５に記載の形成方法。
27. 前記第２の電極の前記幅は、前記第１の幅及び第２の幅に比べてより狭く、ソース容量に対してのドレイン（Ｃ_ｄｓ）が、動作中であるとき、前記複数の単位セルにおいて実質的に一定のままであることを特徴とする請求項２５に記載の形成方法。
28. 前記複数の単位セルは、直線配列で配置された複数の単位セルを含むことを特徴とする請求項２５に記載の形成方法。
29. 前記ゲートフィンガー間の前記ピッチは、前記トランジスタの前記中央部からの前記ゲートフィンガーの距離に反比例することを特徴とする請求項２５に記載の形成方法。
30. 前記トランジスタの前記周辺部での前記ゲートフィンガー間の前記ピッチは、前記トランジスタの前記中央部でのゲートフィンガー間のピッチに比べてより少ないことを特徴とする請求項２５に記載の形成方法。
31. 前記複数の単位セルは、複数の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の単位セルを含むことを特徴とする請求項２５に記載の形成方法。
32. 前記金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）は、炭化シリコン（ＳｉＣ）のＭＥＳＦＥＴ、ガリウム砒素（ＧａＡｓ）のＭＥＳＦＥＴ又は窒化ガリウム（ＧａＮ）の高電子移動度トランジスタ（ＨＥＭＴ）を含むことを特徴とする請求項２５に記載の形成方法。
33. 前記複数の単位セルは、複数の炭化シリコントランジスタの単位セル、又は複数の窒化ガリウムの単位セルを含むことを特徴とする請求項２５に記載の形成方法。
34. 前記第１の幅及び第２の幅は、約２０μｍから約６０μｍであることが可能であることを特徴とする請求項２５に記載の形成方法。
35. 前記ゲートフィンガー間の前記非均一ピッチは、約１０μｍから約９０μｍであることを特徴とする請求項２５に記載の形成方法。

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