JP2005509295A

JP2005509295A - 熱均衡パワートランジスタ

Info

Publication number: JP2005509295A
Application number: JP2003543103A
Authority: JP
Inventors: モース，アルフレッド，ダブリュー．
Original assignee: ノースロップグラマンコーポレーション
Priority date: 2001-11-02
Filing date: 2002-11-04
Publication date: 2005-04-07
Also published as: WO2003041169A3; EP1440473A2; WO2003041169A2; US6534857B1

Abstract

共通の半導体チップ上に並列に作られた複数の電界効果トランジスタを備えるハイパワートランジスタ構造。電界効果装置のゲート電極は、セルの中心部分からセルの向かい合う外端部分へ、均一に、又は不均一に減少する変動フィンガー間ピッチを有する並列フィンガー要素の形状である

Description

発明の背景
発明の分野
この発明は、半導体装置一般に関し、特に、共通の半導体チップ上に並列に作られると共に、並列接続される複数の同じタイプの電界効果トランジスタ装置からなる高周波電界効果トランジスタのパワーセルに関する。

関連技術の説明
電界効果トランジスタ（ＦＥＴ）は、良く知られた技術である。図１に示す一般的なＦＥＴ装置は、半絶縁基板１０と、アンドープのバッファ層１２と、半導電型ドーパント（一般に、ｎ型半導体材料）でドープされた上層１４とからなる。ドープされた上層１４は、活性領域を形成し、活性領域は、ソース及びドレイン端子又は電極２０及び２２が形成されるソース及びドレインコンタクト領域１６及び１８の間に電流チャネルを組み込む。ソース及びドレイン領域１６及び１８は、活性層１４の表面２６上に形成されるゲート電極２４を有するスペース２３で互いに分離される。ゲート２４は、その下のチャネルを通って、ソース及びドレイン電極２０及び２２の間を横切る電流を調節する働きを有する。

図１の矢印２８で示す電流の流れに平行なゲート２４の寸法は、「ゲート長」と呼ばれ、高周波応答性を決定する最も重要な寸法である。紙の内部に向かい、図２Ａに示す寸法は、「ゲート幅」と呼ばれ、装置のパワーを決定する。なぜなら、全電流量は、ゲート幅に比例するからである。一般的なゲート長の寸法は、０．２５〜０．７５ミクロン（１０^-6ｍ）である。一方、ゲート幅の制限は、緩く、１００ミクロンより小さいものから、４００ミクロンのものまであり、設計による。

ハイパワーレベルは、一般に、図２Ａ及び２Ｂに示すように、共通の半導体チップ２６、例えば、シリコンカーバイド（ＳｉＣ）上に、複数の並列のＦＥＴ装置からなるセル３０を形成することにより、達成することができる。ここで、符号２８は、チップ２６がマウントされる金属フランジを示す。図２Ａに示すように、同じ幅のゲート２４₁・・・２４_nを有する、複数の並列のゲート−ソース−ドレイン構造の組み合わせは、セルとして参照され、符号３０で示される。セル３０の幅は、各ゲート２４₁・・・２４_nの幅であり、セルの長さは、ゲート数に「ピッチ」（ゲート２４₁と２４₂のように隣接するゲート間の距離３２である。）を掛けたものである。

セル３０は、各ゲートフィンガー２４₁・・・２４_nから廃熱を発生させ、セル全体が効果的な領域熱源となる。セル領域からの廃熱の大部分は、チップを通って金属フランジに向かって下方に伝達される。ただし、下方への経路は、エッジ３４及び３６から、長手方向に端領域３８及び４０（図５）に向かう横方向広がりによって、いくらか増大する。

廃熱による温度上昇は、トランジスタの性能と信頼性に悪影響を与える。従って、セル及びトランジスタチップの熱設計は、高性能パワーＦＥＴ装置の設計全体の中で、重要な部分である。チップは、一般に、熱インピーダンスを最小にするために、幅方向にできるだけ薄くされる。また、セル内でのエリアパワー密度は、フィンガーとフィンガーの間のスペース又はピッチを制限することにより、制御される。従って、セルに対して小さなゲート幅は、好ましくは、熱の流れの広がりレベルを最大にするためである。

要約
従って、半導体装置を改良することが本発明の目的である。
パワートランジスタを改良することが本発明の別の目的である。
電界効果パワートランジスタを改良することが本発明の別の目的である。
共通の半導体チップ上に存在する電界効果トランジスタのセルに熱均衡を与えることが本発明の別の目的である。

これら及びその他の目的は、共通の半導体チップ上に並列に作られた複数の電界効果トランジスタからなり、電界効果装置のゲート電極は、セルの中心部分からセルの向かい合う外端部分へ例えば均一に、又は不均一に減少する変動フィンガー間ピッチを有する並列フィンガー要素の形状であるハイパワートランジスタ構造によって達成される。変動フィンガーピッチは、はるかに均一な温度分布と、低いピーク温度を与える。ゲートフィンガーを実施すると、温度駆動利得及び位相変動によるフィンガー間のファイティング（fighting）を排除すると共に、信頼性を向上させる。

本発明の応用のさらなる範囲は、この後で述べる詳細な説明から明らかになるであろう。しかし、詳細な説明と特定の実施例は、本発明の好ましい実施形態を示すが、図解のみの目的で提供される。なぜなら、本発明の精神と範囲内にある種々の変更と修正が、次の詳細な説明から、当業者にとって自明になるであろうからである。

図面の簡単な説明
添付図面と共に本発明の詳細な説明を検討すると、本発明は、さらによく理解されるであろう。添付図面は、図解のみの目的で提供され、限定のために考慮されることを意図しない。

発明の詳細な説明
パワートランジスタは、一般に、多くの個別の装置を並列に作ることにより構成される。既に上述したように、既知の従来技術による、ハイパワー電界効果トランジスタ（ＦＥＴ）セル３０は、共通の半導体チップ３６上に作られた複数の電界効果トランジスタを備える。複数の電界効果トランジスタは、それぞれが例えば、図２Ａにおいて符号２４₁・・・２４_nで示され、並列に接続されるゲートフィンガーを備える。このようなセル構造は、その長手方向に沿って、大きな内部熱変動を有する。この熱変動が、性能を低下させる。

ＦＥＴの熱設計にとって重要な性能指数は、℃/Ｗ/ｍｍである。℃/Ｗは、消費されたワット当たりのセルの温度上昇であり、ｍｍは、全部のゲート幅（つまり、セル３０を横切るゲート電極の長さを、全てのセルフィンガー２４₁・・・２４_nについて足し合わせたもの）のミリメートル数である。℃/Ｗ/ｍｍ数が分かると、熱の影響がないときの基準性能から出発して、セル、例えばセル３０の達成可能な性能を計算することができる。

ＦＥＴセルの熱上昇は、「有限要素法」で計算することができる。図２Ａ及び５に示すセル３０の対称性のため、チップの四半分のみの計算が必要である。セル３０の四半分（図３）についての一般的な温度分布は、図４に描写される。ここで、符号３８は、セル３０の１つの外端を示し、符号４０は、セルの１つの外縁を示し、符号４２は、セルの中心線を示す。図４は、長さが１００ミクロン（ゲート幅）で、フィンガーピッチが３０ミクロンである、ｎ＝４８のフィンガー２４からなるシリコンカーバイド（ＳｉＣ）ＦＥＴセル３０の温度分布を図解する。温度表面プロット４４は、図３に示すセルの四半分の中心線４２に沿った温度プロファイルを描写する。また、外縁４０に向かう温度プロファイルも同様である。セル３０の中央部分４８にあるホットスポット温度は、約１７２℃であり、外端３８では約６５℃に落ちる。セル３０の短い寸法５０を横切って、セルの縁４０では温度は約１６４℃に落ちる。

図６は、図３に示すセルの四半分の中心線４２に沿った温度変動を図解する特徴的な曲線４６を描写する。図６での温度プロットは、セル３０の中央部４８から端部３８へ、外側に向かって延びる。セル全体は、反対方向にも対称である。

例えば図５に示す従来のＦＥＴセル３０は、例えその形状が、単位エリア当たりのエッジ広がりを最大化するために、その幅方向に比較的薄く、又は狭くなっているとしても、そのエリアに渡って広い温度分布を有していることが分かる。セル３０の最大の温度範囲は、中心線４２に沿っている。この温度差は、第１のフィンガー２４₁及び最後のフィンガー２４_nに隣接した端のフィンガーは、セル３０の中央領域にあるフィンガー２４_mに隣接したフィンガーと、かなり異なる熱駆動電気的パラメータで動作していることを示している。

この温度差のため、極めて望ましくない結果が少なくとも２つ存在する。つまり、（１）ＦＥＴ装置、例えばセル３０の利得は、一般に、温度係数が約０．０１２ｄｂ/度である。従って、図５に示す中心フィンガー２４_m付近のフィンガーは、端のフィンガー２４₁及び２４_nよりも電力で０．５５ｄｂ小さい利得を有する。（２）ＳｉＣのＦＥＴは、電気角度が、１℃当たり約０．２６変化すると測定された。これは、同じセル３０内の種々のフィンガー２４₁・・・２４_nの間で、固有の位相不均衡が１２°となることを示す。

これらの利得と位相均衡の結果は、定量化をするのが難しい。なぜなら、フィンガー２４₁・・・２４_nは、全て、図示しない金のバスによって並列に接続され、互いにファイト（fight）するからである。並列のモジュール、トランジスタ、セル又はフィンガーが互いにファイトすると、全体の利得、パワー及び効率が低下するという結果になる。このことは、大きな、ハイパワーの、複数フィンガーの装置が、単一フィンガーの装置よりも低い性能を示す理由の１つである。

従って、セル３０の端よりも中央でのピッチが大きくなるようにフィンガーを分布させることによってフィンガー２４₁・・・２４_n間に変動ピッチが設けられるようにセル３０が構成されるならば、セルの温度変動は、かなり小さくすることができる。図７に示す、このような実施形態では、複数のＦＥＴセル５０は、複数のゲートフィンガー電極２４₁・・・２４_nを有する。このフィンガー間ピッチは、図５で示したものと数は等しいが、中心又は中心領域５２から、符号５４及び５６で示すセル５０の向かい合った外端に向かって減少する。このような構成は、図５の等しいスペースのフィンガー構成の温度分布を図解する曲線４６と比べて、図８の曲線５８で示すようにはるかに均一な温度分布を与える。例えば図７で示す構造は、信頼性を向上させ、位相変動での温度駆動利得によるフィンガー間のファイティング（fighting）を実質的に取り除く。

ピッチは、均一及び不均一に変動させることができる。不均一分布の例は、セルマスクレイアウトで容易に実施でき、セル５０の中心又は中央領域５２で開始し、外側に向かって、１０本のフィンガーは、間隔を３８μｍにし、８本のフィンガーは、間隔を３０μｍにし、３本のフィンガーは、間隔を２２μｍにし、３本のフィンガーは、間隔を１３μｍにする。

このような寸法は、必ずしも最適なものではないが、容易に実行可能であり、フィンガーレベルでは、重要なソース−ゲート−ドレイン寸法に影響を与えない。各フィンガー及びチャネルの設計は、影響を受けないので、フィンガーレベルでの電気的な性能は変化せず、唯一の変化は、電気的な温度係数によるピーク温度及びフィンガー間均一性がセルレベルで向上することである。

このように、ここまで示し、説明してきたのは、複数のＦＥＴのゲートフィンガー電極の並列接続によって構成された変動パワー密度ＦＥＴである。また、その長さと幅が、標準化された外周のｍｍ当たりでの集合体の基本的な周波数特性及びその他の電気的パラメータを決定する。変動パワー密度は、セルレベルで起こる。セルでは、複数の基本的なフィンガー構造が、全体の熱を考慮して決定された構造間の距離で並列接続され、フィンガー分布は、パワートランジスタセルのピーク温度を低くし、同時に、隣接するフィンガー構造の熱的な影響によって引き起こされるフィンガー間の電気的な差異を最小にする。従って、この発明は、各基本フィンガー構造の特性が近接した他のフィンガー構造によって電気的に変化しないものであれば、如何なる半導体でできた如何なるＦＥＴ装置にも適用することができる。

以上の詳細な説明は、単に本発明の原理を図解するものである。従って、当業者が、ここでは説明又は示していないが本発明の原理を具現化する種々の構成を考案することができ、それが本発明の精神と範囲内であることは理解されるであろう。

既知の従来技術による、単一ゲート電界効果トランジスタを概略的に図解する断面図である。図２Ａ及び２Ｂは、既知の従来技術による、共通の半導体チップに作られた互いに並列な細長いフィンガータイプのゲート電極を有する同種の電界効果トランジスタ装置のセルの上面図及び側面図を図解する。図２Ａに示す半導体セルの部分上面図であり、そこに示すセルの四半分を図解する。図３に示すセルの四半分についての熱分布を図解する。図２Ａに示す電界効果トランジスタセルの拡大上面図である。図３に示すセルの四半分の中心に沿って、中心から端への温度変動を図解するグラフである。本発明の好ましい実施形態による、電界効果トランジスタセルのゲートフィンガー分布の上面図である。図５に示すセルと関連させた、図７に示すセルの中心に沿った温度分布を図解するグラフである。

Claims

第１及び第２の電流導電性端子と制御端子とを有すると共に、共通の半導体チップ上に並列に整列された複数の同種の基本半導体装置を備え、
それらの制御端子は、並列に接続されると共に個々に間隔が空けられ、
直接隣接した制御端子間の相互の間隙が、半導体チップの中心領域から、向かい合った外端領域へ向かって、所定の方法で変動する、ハイパワー熱均衡半導体装置。
相互の間隙は、中心領域から外端領域へ向かって小さくなる請求項１に記載の半導体装置。
前記基本半導体装置は、トランジスタからなる請求項２に記載の半導体装置。
前記基本半導体装置は、電界効果トランジスタからなり、第１及び第２の電流導電性端子は、ソース及びドレイン端子からなり、制御端子は、ソース及びドレイン端子の間に位置するゲート端子からなる請求項１に記載の半導体装置。
ゲート端子は、所定のゲート長とゲート幅を有する細長いフィンガー要素からなり、フィンガー間ピッチは、半導体チップの中心領域から外端へ向かって減少する請求項４に記載の半導体装置。
前記フィンガー要素は、ほぼ直線のフィンガー要素からなる請求項５に記載の半導体装置。
前記フィンガーは、実質的に等しいゲート幅寸法を有する請求項６に記載の半導体装置。
前記フィンガーのピッチは、均一に減少する請求項６に記載の半導体装置。
前記フィンガーのピッチは、不均一に減少する請求項６に記載の半導体装置。
共通の半導体チップに作られた複数の電界効果トランジスタ装置を備え、各電界効果トランジスタ装置は、ソースと、ドレインと、ゲート電極とを備え、ゲート電極は、並列接続されると共に半導体チップに実質的に均一な温度を与えるために隣接フィンガー間に変動ピッチを有する細長いフィンガー要素を備える、熱均衡パワートランジスタ構造。
複数の電界効果トランジスタ装置は、相互に並列関係に配置され、前記フィンガー要素は、実質的に等しいゲート長とゲート幅寸法を有する請求項１０に記載のトランジスタ構造。
半導体チップは、細長い構造を備え、変動ピッチは、半導体チップの中央又は中心領域での相対的に大きいピッチと半導体チップの外端領域での相対的に小さいピッチとの間で変動するピッチからなる請求項１１に記載のトランジスタ構造。
変動ピッチは、半導体チップの中央又は中心領域から半導体チップの外端領域へ、外側へ向かって減少する請求項１２に記載のトランジスタ構造。
変動ピッチは、均一に減少する請求項１３に記載のトランジスタ構造。
変動ピッチは、不均一に減少する請求項１３に記載のトランジスタ構造。
共通の半導体チップに並列に作られた複数の電界効果トランジスタ装置を備え、各電界効果トランジスタ装置は、ソースと、ドレインと、ゲート電極とを備え、ゲート電極は、並列に配列され、並列接続されると共に、半導体チップに実質的に均一な温度を与えるためにチップの制御領域での相対的に大きいピッチから半導体チップの外端領域での相対的に小さいピッチへ均一に、又は不均一に変動する類似の寸法の細長いフィンガー要素を備える、熱均衡パワー電界効果トランジスタ構造。
（ａ）フィンガーが互いに実質的に並列になるように電界効果トランジスタを配列し、
（ｂ）フィンガーを電気的に並列接続させ、
（ｃ）間隙が半導体構造の中央又は中心領域で最大であり、半導体構造の互いに向かい合った端領域で最小になるように、フィンガーの相互の間隙又はピッチを変動させる工程を備える、共通の半導体構造に作られると共に、細長いフィンガー形状のゲート電極を有する複数の電界効果トランジスタ装置からなるハイパワートランジスタ構造に実質的に均一な温度分布を生み出す方法。
フィンガーの全部が実質的に直線であり、実質的に同じ寸法を有する請求項１７に記載の方法。
工程（ｃ）の変動は、フィンガーの相互の間隙又はピッチを均一に変動させる請求項１８に記載の方法。
工程（ｃ）の変動は、フィンガーの相互の間隙又はピッチを不均一に変動させる請求項１８に記載の方法。