KR100324145B1 - 열신뢰성을향상시킨반도체장치 - Google Patents

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Abstract

본 발명의 반도체 장치는, 반도체 장치에서 발생되는 열을 보다 균일하게 분포시키기 위해 다양한 디자인이 채용되는 발열 영역에, 서로 평행한 옴 (ohmic) 소오스 플레이트 전극, 게이트 플레이트 전극, 및 드레인 플레이트 전극을 포함한다. 제 1 예는 옴 플레이트 전극과 평행하게, 소오스 및 드레인 플레이트 전극 상에 각각 형성된 금-플레이트 전극을 갖는다. 발열영역 플레이트 전극의 중심부에 배치된 금-플레이트 전극이 가장 넓은 폭을 갖고, 발열 영역의 중심부에서 주변부로 갈수록 배치된 금-플레이트 전극이 점점 좁아진다. 상술한 구조에 의해, 본 발명의 반도체 장치는 발열영역에서 균일한 온도분포를 갖게 된다. 제 2 예는 옴 플레이트 전극에 수직한 복수의 스트라이프 플레이트를 사용한다. 이들 스트라이프 플레이트 사이의 간격은 변화하며, 발열영역의 중심에서 보다 가깝다. 제 3 예는 발열영역의 중심으로부터의 거리에 반비례하여 반도체 기판의 두께를 변화시킨다.

Description

열 신뢰성을 향상시킨 반도체 장치{SEMICONDUCTOR DEVICE WHICH IMPROVES HEAT RELIABILITY}
본 발명은 반도체 장치에 관한 것으로, 특히 열에 대한 반도체 트랜지스터의 신뢰성에 관한 것이다.
반도체 트랜지스터는 이동통신 및 위성통신용 증폭기로 사용된다. 이러한 반도체 트랜지스터에 대하여 고전력 (higher power) 에 대한 요구가 증대되고 있다. 그러나, 고전력에는 발열의 증가가 수반되며, 이는 반도체 트랜지스터의 수명에 악영향을 미치게 된다. 발열의 증가로 유발되는 악영향의 일부는 반도체 트랜지스터의 특성에 영향을 미치는데, 예를 들면, 드레인 전류를 감소시키거나 게이트 누설 전류를 증가시키게 된다. 이는 고온에서의 반도체 트랜지스터 특성의 열화를 초래할 뿐만 아니라, 때때로 회복 불능의 열화를 초래할 수 있다. 결국, 온도가 떨어진 후에 장치 특성이 원상태로 돌아오지 않게 되며, 심지어 대량 파손 또는 파괴에도 이를 수 있다. 따라서, 그러한 고전력 반도체 트랜지스터 장치를 제조하는 경우에는, 열 (heat) 열화에 대한 장치의 특성을 유지하는 기술이 필요하게 된다.
트랜지스터의 열 열화를 방지하기 위한 하나의 수단이 일본 특개소 제 61-23350 호에 기재되어 있다. 도 14 는 상기 특개소 제 61-23350 호 공보에 기재된 반도체 장치 (FET 기판) 의 단면도를 나타낸 것이다. 반도체 기판 (101) 의 후면에 공동 (cavity) 이 형성되어 있다. 발열영역 (능동영역 또는 소자형성영역) (103) 이 반도체기판 (101) 의 전면에 형성되어 있고, 방열용 금-플레이트 전극 (102) 이 반도체기판 (101) 의 후면에 형성되어 있다. 발열영역 (103) 바로 아래의 기판 두께를 작게 (얇게) 형성함으로써, 그 영역의 방열성이 향상된다.
또한, 일본 특개소 공보 제 56-131936 호 공보는 그와 같은 반도체 장치를 제안한다. 도 15 는 상기 특개소 제 56-131936 호 공보에 기재된 반도체 집적 회로 장치의 단면도를 나타낸 것이다. 복수의 발열영역 (203) 이 반도체 기판 (201) 의 전면에 형성되어 있다. 발열영역 (203) 은 비(非) 발열영역 (204) 으로 포위되어 있다. 갭 (gap ; 205) 이 반도체기판 (201) 의 후면에 형성되어 있으며, 각각 발열영역 (203) 과 마주보고 있다.
그러나, 본 발명자는 반도체 장치의 발열영역이 그 형태에 의존하는 온도 분포를 가지는 것으로 결론지었다. 즉, 발열영역의 중심부에서 발생된 온도는 발열영역의 주변부에서 발생된 온도에 비해 높다. 따라서, 종래의 장치는, 발열영역에서의 불균일한 분포 및 장치의 발열부의 중심에서의 열의 집중 때문에, 장치의 특성 열화가 장치의 발열영역의 중심부 (국소적인 고온 부위 (localized hot spot)) 에서 발생하는 문제점을 가지고 있다.
본 발명의 하나의 목적은, 반도체 장치의 발열영역 전체에 걸쳐 온도분포를균일하게 하여 국소적인 고온 부위를 줄이거나 또는 제거한 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는, 트랜지스터의 드레인 플레이트 전극 또는 소오스 플레이트 전극 상에 형성된 플레이트 전극의 형태, 또는 발열영역에서의 후면 기판의 형태가 발열영역의 중심부와 주변부에 대해 서로 다르게 형성되는 것을 특징으로 한다.
더 자세히 설명하면, 발열영역의 중심부 주위에 위치한 플레이트 전극은 발열영역의 주변부 둘레에 위치한 플레이트 전극의 폭보다 보다 큰 폭을 갖는다.
또한, 플레이트 전극은 드레인 및 소오스 플레이트 전극 중의 적어도 하나에 수직이 되도록 형성되며, 플레이트 전극의 밀도는 발열영역의 중심부 주위에서 조밀하고 발열영역의 주변부에서 드문드문하다.
또한, 발열부의 후면에서의 기판의 두께는 발열영역의 중심부에서 얇고, 발열영역의 주변부에서 두껍다.
발생된 열의 방산(放散) 경로는 발열영역의 상부로부터 대기로의 방산 및 발열영역의 후면으로부터 시팅 (seating) 으로의 방산이 있다. 발열영역의 후면 기판 또는 플레이트 전극을 처리함으로써, 발열영역 중심부의 방열이 발열영역 주변부의 방열에 비해 향상되게 된다. 그러므로, 발열영역에서의 열 온도 분포가 대체로 균일하게 되어, 국소 고온 부위가 줄어들거나 제거되게 된다. 따라서, 발열영역의 중심부에서의 열이 억제되며, 발열영역의 각 부분의 온도가 전체 영역의 평균 온도에 접근하게 되어, 반도체 트랜지스터의 특성에 대한 열의 부작용이 감소되게 된다.
도 1 은 본 발명의 제 1 실시예의 반도체 장치의 평면도.
도 2 는 도 1 에 도시된 반도체 장치의 트랜지스터의 단면도.
도 3 은 도 1 에 도시된 반도체 장치의 금-플레이트 (gold-plate) 전극 폭에 대한 열저항의 의존성을 나타낸 그래프.
도 4a 및 도 4b 는 각 핑거에 수직인 방향 및 핑거에 평행한 방향으로, 동일 폭을 갖는 금-플레이트 전극을 가지는 반도체 장치의 발열영역에서의 온도 분포를 나타낸 그래프.
도 5 는 도 1 에 도시된 반도체 장치의 플레이트 전극의 폭을 설정하는 과정을 설명하는 챠트.
도 6a 및 도 6b 는 각각 핑거에 수직인 방향 및 핑거에 평행한 방향으로, 도 1 에 도시된 반도체 장치의 발열영역에서의 온도분포를 나타낸 그래프.
도 7 은 도 1 에 도시된 반도체 장치의 고온 에너자이징(energizing) 실험 결과를 나타낸 그래프.
도 8a 및 도 8b 는 본 발명의 제 2 실시예의 반도체 장치를 나타낸 도면으로, 도 8a 는 반도체 트랜지스터의 평면도, 도 8b 는 도 8a 의 선 8C-8C′를 따라취한 부분 단면도.
도 9 는 도 8 에 도시된 반도체 장치의 방열용 스트라이프 플레이트 전극들간의 간격에 대한 열저항의 의존성을 나타낸 그래프.
도 10a 및 도 10b 는 각각 핑거에 수직인 방향 및 핑거에 평행한 방향으로, 도 8a 및 도 8b 에 도시된 반도체 장치의 발열영역에서의 온도 분포를 나타낸 그래프.
도 11a 내지 도 11c 는 본 발명의 제 3 실시예의 반도체 장치를 나타낸 도면으로, 도 11a 는 평면도, 도 11b 는 도 11a 의 선 11d-11d′를 따라 취한 단면도, 및 도 11c 는 도 11a 의 선 11e-11e′를 따라 취한 단면도.
도 12 는 도 11a 내지 도 11c 에 도시된 반도체 장치의 기판 두께에 대한 열저항의 의존성을 나타낸 그래프.
도 13a 및 도 13b 는 각각 핑거에 수직인 방향 및 핑거에 평행한 방향으로, 도 11a 내지 도 11c 에 도시된 반도체 장치의 발열영역에서의 온도 분포를 나타낸 그래프.
도 14 는 제 1 의 종래 반도체 장치의 단면도.
도 15 는 제 2 의 종래 반도체 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트 플레이트 전극 2 : 소오스 플레이트 전극
3 : 드레인 플레이트 전극 4 : 게이트 플레이트 전극 패드
5: 소오스 플레이트 전극 패드 6 : 드레인 플레이트 전극 패드
7: 방열용 스트라이프 플레이트 전극
10 : 반도체 기판 200 : 금-플레이트 전극
201 : 관통홀 506 : 보호막
도 1 내지 도 7 은 본 발명의 제 1 실시예를 나타낸 것이다.
도 1 및 도 2 를 참조하면, 반도체 기판 (10) 상에, 옴 (ohmic) 플레이트 전극인 복수의 드레인 플레이트 전극 (드레인 핑거; 3) 및 옴 플레이트 전극인 복수의 소오스 플레이트 전극 (소오스 핑거; 2) 이 서로 평행하게 형성되어 서로 맞물려 있다. 복수의 게이트 플레이트 전극 (게이트 핑거; 1) 이, 상기 드레인 및 소오스 전극과 평행하게, 각각의 드레인 플레이트 전극 (3) 과 각각의 소오스 플레이트 전극 (2) 사이에 형성되어 있다. 드레인 플레이트 전극 (3) 은 드레인 플레이트 전극 패드 (6) 에 접속되어 있다. 소오스 플레이트 전극은 소오스 플레이트 전극 패드 (5) 에 접속되어 있다. 게이트 플레이트 전극은 게이트 플레이트 전극 패드 (4) 에 접속되어 있다.
소오스 플레이트 전극 (2) 및 드레인 플레이트 전극 (3) 과 같은 옴 플레이트 전극 상에는, 금-플레이트 전극 (200) 이 T-형태로 형성되어 있다 (도 2 참조). 금-플레이트 전극 (200) 은 폭 L 의 날개(연장부)를 가지며, 금-플레이트 전극 (200) 의 폭 L 을 조정하여 방열량을 조정한다. 예를 들어, 옴 플레이트 전극의 폭은 8 ㎛ 이고, 옴 플레이트 전극간의 거리는 9 ㎛ 이다.
하나의 금-플레이트 전극 (200) 에 있어서, 금-플레이트 전극의 폭은 다른 부분보다 중심부의 폭이 보다 크다. 도 1 에 도시된 바와 같이, 금-플레이트 전극 (200) 의 폭은 금-플레이트 전극 (200) 의 중심부로부터 단부로 갈수록 점점작아지도록 테이퍼되어 있다. 또한, 각각의 금-플레이트 전극 (200) 의 날개 폭 (L) 및 전체 폭 (W) 은 발열영역의 중심부로의 근접성에 따라 변화한다. 따라서, 복수의 금-플레이트 전극 (200) 중에서, 발열영역 중심부에 배치된 금-플레이트 전극 (200) 이 가장 넓은 폭을 갖는다. 일반적으로, 금-플레이트 전극 (200) 의 폭은 반도체 장치의 중심부로부터 주변부로 갈수록 점점 좁아지며, 발열영역의 양쪽 말단 (주변부) 에 배치된 금-플레이트 전극이 가장 좁은 폭을 갖게 된다.
이러한 구조에서, 옴 플레이트 전극 (2, 3) 의 폭은 발열영역의 각 부위에 대한 종래 전극의 폭과 유사하다. 따라서, 내압과 같은 전기적 특성에 아무런 영향이 없게 된다.
다음으로, 제 1 실시예의 반도체 장치를 제조하는 방법을 설명한다.
예를 들면, 옴 플레이트 전극 (2, 3) 이 반도체 기판 (10) 상에 형성된 후, 반도체 장치 (10) 의 소오스 또는 드레인 불순물 영역과 접속된다. 그 후, 상기 옴 플레이트 전극 (2, 3) 이 보호막 (506), 예를 들면, 절연막으로 커버된다. 그 후, 관통홀 (201) 이 형성되어 옴 플레이트 전극 (2, 3) 의 상면이 노출된다. 관통홀은 예를 들면, 6 ㎛ 의 폭을 갖는다. 금-금속(gold-metal)이 스퍼터링에 의해 형성되고, 포토레지스트를 마스크로 사용하여 금-금속을 에칭함으로써 금-플레이트 전극 (200) 이 형성된다. 이러한 방법에서, 금-플레이트 전극 (200) 의 폭은 마스크 설계에 의해 용이하게 변화될 수 있다. 또한, 금-플레이트 전극 (200) 이 형성된 후 제거될 수 있는 보호막 (506) 을 사용할 수 있으며, 따라서 고절연성 가스가 남는다 (그리고 열감소가 증가할 수 있다).
도 3 은 일 예로서, 금-플레이트 전극 (200) 의 폭 (W) 에 대한 전계 효과 트랜지스터의 열저항 의존성을 나타낸 것이다. 전계 효과 트랜지스터는 총 44 개의 금-플레이트 전극 (200) 을 가지며, 각각의 금-플레이트 전극은 270 ㎛ 의 길이를 가진다. 도 3 의 측정 결과를 얻기 위하여, 금-플레이트 전극 (200) 의 폭 (W) 을 제외한 구조는 도 1 에 도시된 반도체 장치와 동일하며, 금-플레이트 전극 (200) 의 폭은, 금-플레이트 전극 (200) 의 폭에 대한 방열 효과의 의존성을 확인하기 위해, 발열영역 전체에 걸쳐 균일하게 변화된다.
그 결과, 금-플레이트 전극 (200) 의 폭 (W) 이 6 ㎛ 에서 16 ㎛ 로 증가되면, 열저항이 6.5。C/W 에서 5。C/W 로 감소될 수 있다. 보다 자세히 설명하면, 예를 들어, 금-플레이트 전극 (200) 의 폭 (W) 이 6 ㎛ 인 경우와 16 ㎛ 인 경우의 사이에는 1.5。C/W 의 열저항 차이가 발생하므로, 입력 전력이 10 W 이면, 15。C 의 온도차가 발생하게 된다.
다음으로, 도 4 및 도 5 를 참조하여, 금-플레이트 전극 (200) 의 폭 (W) 을 설정하는 방법을 다음과 같이 설명한다.
먼저, 도 4a 및 도 4b 에 도시된 바와 같이 각각 동일한 폭을 갖는 복수의 금-플레이트 전극 (200) 을 구비한 반도체 장치를 측정하여 데이터가 준비된다. 도 4a 는 드레인, 소오스, 및 게이트 플레이트 전극 (1,2 및 3) 에 수직한 (핑거의 길이 방향에 수직인 방향으로) 평면 상에서의 온도 분포를 나타낸 것이다. 도 4b 는 플레이트 전극 (1,2 및 3) 에 평행한 (핑거의 길이 방향에 평행한 방향으로)평면 상에서의 온도 분포를 나타낸 것이다. 플레이트 전극 (1,2, 또는 3) 의 길이는 270 ㎛, 소오스 및 드레인 플레이트 전극 (2 및 3) 의 수는 44, 그리고 금-플레이트 전극 (200) 의 폭 (W) 은 6 ㎛ 이다.
그 결과, 발열영역의 중심부의 온도가 주변부의 온도보다 더 높다. 입력 전력이 증가함에 따라, 주변부와 중심부 간의 온도차가 더 커지므로, 발열영역의 평균온도가 열 열화의 임계온도에 도달하지 않아도 발열영역의 중심부가 임계온도에 도달하여 열 열화가 시작된다.
다음으로, 도 5 에 도시된 바와 같이, 핑거에 수직한 방향으로의 각각의 금-플레이트 전극 (200) 의 폭의 설정에 대해, 도 4a 로부터, 발열영역의 임의의 위치 x 에서 핑거 아래의 채널 영역의 온도와 발열영역의 단부에서 핑거 아래의 채널 영역의 온도 사이의 차이 △T (x) 가 계산된다 (단계 S1 및 S2).
온도차 (△T(x)) 를 입력 전력 (Pdc) 으로 나눔으로서, 각 핑거에 대해 조정되어야 하는 열저항의 차이 (△Rth(x) = △T(x) / Pdc) 가 도출된다 (단계 S3).
도 3 에 도시된 금-플레이트 전극의 폭 (W) 과 열저항 (Rth) 간의 관계 (상관 그래프) (Rth(H)) 로부터, 발열영역의 단부에서의 핑거의 금-플레이트 전극의 폭에 기초하여 각 핑거 마다의 금-플레이트 전극의 폭이 설정된다 (단계 S4).
또한 이 방법을 사용하여, 핑거에 평행한 온도 분포에 대해서도, 도 4b 로부터 조정될 수 있다.
예를 들면, 도 4a 에서, 10 W 가 입력되는 경우의 온도 분포에서는, 발열영역의 단부와 중심부 사이에 약 15℃ 의 온도차가 발생한다. 따라서, 도 3 으로부터, 발열영역의 단부에서의 금-플레이트 전극 (200) 의 폭 (W) 이 6 ㎛ 인 경우, 중심부에서의 전극 폭을 16 ㎛ 로 설정함으로써, 15℃ 의 온도차가 조정될 수 있게 된다. 또한, 핑거에 평행한 온도 분포에 대해서도, 유사하게 조정될 수 있다.
도 6a 및 6b 는 금-플레이트 전극의 폭이 상술한 바와 같이 설정된 예에 대한, 발열영역에서의 온도 분포의 예를 나타낸 것이다. 도 6a 및 6b 를 참조하면, 10 W 가 입력되는 경우에도, 발열영역에서의 온도 분포가 대체로 균일하다.
도 7 은, 금-플레이트 전극의 폭이 일정한 전계 효과 트랜지스터의 고전력 소모 실험 결과와 비교되는, 본 발명의 전계 효과 트랜지스터의 고전력 소모 실험 결과를 나타낸 것이다. 수직축은 전류 변화를 나타내고, 수평축은 시간을 나타낸다. 도 7 에 도시된 바와 같이, 입력 전력이 동일해도, 본 발명의 샘플(예를 들면, 금-플레이트 전극의 폭이 가변)에 대한 전류의 감소가, 온도가 불균일한 샘플(예를 들면, 금-플레이트 전극의 폭이 일정)의 전류의 감소보다 더욱 적다.
도 8a 및 8b 는 본 발명의 제 2 실시예의 반도체 장치 (전계 효과 트랜지스터) 를 나타낸 것이다.
본 예에서는, 복수의 방열용 스트라이프 플레이트 전극 (7) 이 소오스, 게이트, 및 드레인 플레이트 전극 (2, 1 및 3) 에 수직한 방향으로 평행하게 형성되어 있다. 스트라이프 플레이트 전극 (7) 은 소오스 플레이트 전극 (핑거) (2) 또는 드레인 플레이트 전극 (핑거) (3) 에 전기적으로 접속되어 있다.
평행하게 배치된 스트라이프 플레이트 전극 (7) 사이의 간격 (a, b, c, 등)은 발열영역의 중심부에서 가장 좁고, 중심부로부터 주변부 (핑거의 끝부분) 로 갈수록 넓어지도록 형성되어 있다. 예를 들어, 스트라이프 플레이트 전극 (7) 은, Au 도금 공정에 의해 형성된다. 방열을 향상시키기 위해, 그 두께는 5 내지 10 ㎛ 정도이다.
이하, 제 2 실시예의 제조 공정을 하기에 자세히 설명한다.
먼저, 반도체 기판 상에 소오스, 게이트, 및 드레인 플레이트 전극 (1, 2 및 3) 이 형성된다. 그 후, 플레이트 전극 상에, 예를 들어, 층간막 (8) 으로서, SiO2가 1 내지 2 ㎛ 의 두께로 형성된다. 포토레지스트 및 건식 에칭 공정을 사용하여, 소오스 또는 드레인 플레이트 전극 (2 또는 3) 의 상면이 노출되도록 관통홀 (9) 이 형성된다. 다음으로, 절연막 (8) 상에 포토레지스트가 형성된 후 에칭되어 플레이트 전극 (1, 2 및 3) 을 교차하는 스트링 개구 (string opening) 가 형성된다. 그 다음에, 종래의 금-플레이트 전극 공정에 의해, 5 내지 10 ㎛ 두께의 금-플레이트 전극층이 형성되어, 스트라이프 플레이트 전극 (7) 이 형성되게 된다.
스트라이프 플레이트 전극 (7) 을 형성함으로써, 발열영역으로부터 발생되는 열이, 소오스 플레이트 전극 (2) 으로부터 방열용 스트라이프 플레이트 전극 (7) 을 통해 대기중으로 방산된다. 따라서, 발열영역에서의 온도 상승이 억제될 수 있게 된다.
또한, 스트라이프 플레이트 전극 (7) 의 간격을 발열영역의 중심부 (게이트플레이트 전극 (2) 길이의 중심) 에서 보다 조밀하고, 발열영역의 주변부 (게이트 플레이트 전극 (2) 길이의 끝) 방향으로 보다 드물게 함으로써, 플레이트 전극의 중심부의 방열이 향상되며, 플레이트 전극 방향으로의 온도분포가 거의 균일하게 되어 국소적인 고온 부위가 감소 또는 제거될 수 있다.
스트라이프 플레이트 전극 (7) 의 간격은 다음과 같은 방법으로 설정한다.
도 4a 에 기초한 제 1 실시예의 경우와 유사하게, 각 소오스 및 드레인 플레이트 전극 (핑거) 에 대한 온도와 발열영역의 단부에서의 각 소오스 및 드레인 플레이트 전극 (핑거) 의 온도 사이의 차이가 계산된다. 그 온도차를 입력 전력으로 나눔으로써, 각 핑거에 대해 조정되어야 되는 열저항 차이가 도출된다.
도 9 에 도시된 바와 같이, 핑거 길이가 270 ㎛ 이고 핑거수가 44 개인 전계 효과 트랜지스터를 사용해서 구한, 스트라이프 플레이트 전극 (7) 의 간격과 열저항 사이의 관계로부터, 게이트 플레이트 전극의 방향으로 발열영역의 온도 분포 (트랜지스터의 채널 온도) 를 균일하게 하는 열저항으로 되도록 스트라이프 플레이트 전극 (7) 의 간격이 설정된다. 도 9 는 열저항 (수직축) 과 방열용 스트라이프 플레이트 전극간의 간격 (수평축) 사이의 관계를 나타낸 그래프이다.
도 10a 및 도 10b 그래프는 도 8a 및 8b 에 도시된 반도체 장치의 발열영역의 온도 분포를 각각 핑거에 수직인 방향 및 핑거에 평행한 방향으로 나타낸 것이다. 도 10a 는 스트라이프 플레이트 전극 (7) 간의 간격이 변화되는 경우에 대한 핑거에 수직인 방향으로의 온도 분포를 나타낸 것이며, 도 10b 는 스트라이프 플레이트 전극 (7) 간의 간격이 변화되는 경우에 대한, 핑거에 평행한 방향으로의온도 분포를 나타낸 것이다. 이들 도면에 도시된 바와 같이, 인접한 스트라이프 플레이트 전극 (7) 간의 간격 (a,b,c, 등) 을 조정하여 발열영역에서의 온도를 균일하게 함으로써, 도 7 에 도시된 바와 같이, 소자의 신뢰성을 향상시킬 수 있다.
도 11a 내지 11c 는 본 발명의 제 3 실시예의 반도체 장치 (전계 효과 트랜지스터 칩) 를 나타낸 것이다. 도 11a 내지 11c 를 참조하면, 반도체 기판 (21) 의 표면 상에 전계 효과 트랜지스터가 형성되어 있다. 이 트랜지스터는 게이트 패드 (24), 드레인 패드 (25) 및 소오스 패드 (26) 를 포함한다. 또한, 발열영역에는, 소오스 플레이트 전극 (핑거), 드레인 플레이트 전극 (핑거) 및 게이트 플레이트 전극이 형성된다 (도시되지 않음). 반도체 기판 (21) 은 발열영역 (23) 의 중심부에서 얇고 발열영역(23) 의 주변부로 갈수록 보다 두꺼워지도록 형성되어 있다. 이 때, 기판 (21) 의 두께는 다음과 같은 방식으로 결정된다.
먼저, 도 4a 로부터, 각 핑거에 대한 온도와 발열영역 (23) 의 단부에서의 온도 사이의 차이를 계산한다. 그 온도차를 입력 전력으로 나누어, 발열영역 (23) 에서의 소오스 및 드레인 플레이트 전극 (핑거) 에 수직인 방향으로 조정되어야 되는 열저항 차이를 도출한다. 다음으로, 도 12 에 도시된 반도체 기판의 두께와 열저항간의 관계를 사용하여, 게이트 플레이트 전극 방향으로의 온도분포 (예를 들어, 트랜지스터의 채널온도) 및 게이트 플레이트 전극에 수직한 방향으로의 온도가 균일하게 하는 열저항으로 되도록, 발열영역 (23) 의 각 부분에 대한 기판 (21) 의 두께가 설정된다. 도 12 에서의 기판의 두께와 열저항 간의 관계는 거의 비례하므로, 기판 (21) 의 두께는 도 4a 에 도시된 온도 분포의 곡선과 거의 유사한 형태로 설정된다.
다음으로, 제 3 실시예의 반도체 장치의 제조방법을 설명한다.
반도체 기판 (21) 의 표면상에 전계 효과 트랜지스터가 형성된 후, 반도체 기판 (21) 의 후면이 연마되어 반도체 기판 (21) 이 100 ㎛ 정도로 얇게 된다. 다음으로, 포토레지스트가 형성되어 발열영역 (23) 에 대향하는 면이 개구된다. 예를 들어, GaAs 기판의 경우에는, 인산 또는 과산화수소수계의 에칭액이 사용되어 30 μm 정도로 등방적으로 그 영역이 더 에칭된다. 여기서, 포토레지스트와 기판 간의 밀착성을 약하게 함으로써, 그 영역의 주변부의 테이퍼 각이 작게 될 수 있고, 따라서 소망의 형태가 얻어질 수 있다.
또한, 발열영역의 주변부의 두께를 복수의 포토레지스트 공정 및 에칭 공정을 통해 단계적으로 변화시킴으로써, 기판의 두께를 보다 정확하게 조절할 수 있다.
도 13 은 본 발명의 제 3 실시예의 채널 온도 분포를 나타낸 것이다. 도 13 에서 알 수 있듯이, 채널 온도가 발열영역에서 거의 균일하게 될 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 열에 의한 반도체 장치의 특성 열화를 억제하는 효과가 있다. 본 발명에서는, 발열영역의 온도 분포를 거의 균일하게 만듬으로써, 발열영역의 중심부에서의 국소적인 열 열화를 감소시키고, 따라서, 국소적인 고온 부위가 감소 또는 제거된다.
본 발명은 상술한 실시예에 제한되지 않으며, 본 발명의 범주와 사상으로부터 일탈함이 없이 수정과 변경이 가능함을 본 명세서로부터 알 수 있다. 예를 들어, 도전성 플레이트 전극이 높은 방열 또는 열 도전성을 갖는다면, 어떠한 도전 재료도 금-플레이트 전극 대신 플레이트 전극용으로 사용될 수 있다. 또한, 전력 장치의 전기적 성능을 열화시키는 국소적인 고온 부위가 실질적으로 없는 장치를 얻기 위해, 제 1, 제 2, 및 제 3 실시예가 임의로 조합될 수 있다.

Claims (17)

  1. 발열영역을 갖는 반도체 기판;
    상기 반도체 기판상에 형성된 복수의 전극; 및
    상기 반도체 기판의 상기 발열영역상에 형성된 복수의 도전성 핑거로서, 각각이 상기 복수의 전극 중 대응하는 전극에 접속되어 있는 상기 복수의 도전성 핑거를 구비하며,
    상기 반도체 기판의 두께가 상기 발열영역의 중심부로부터 상기 발열영역의 주변부까지 열 집중에 반비례하여 변화하는 것을 특징으로 하는 반도체 장치.
  2. 발열영역을 갖는 반도체 기판;
    상기 반도체 기판 상에 형성된 제 1, 제 2, 및 제 3 전극;
    상기 발열영역에서 서로 평행하게 배열된 복수의 제 1 도전성 핑거로서, 상기 제 1 전극에 전기적으로 각각 접속되는 상기 복수의 제 1 도전성 핑거;
    상기 발열영역에서 상기 제 1 도전성 핑거에 평행하게 배열된 복수의 제 2 도전성 핑거로서, 상기 제 2 전극에 전기적으로 각각 접속되고, 각각의 상기 제 1 도전성 핑거 사이에 각각 배열되는 상기 복수의 제 2 도전성 핑거;
    상기 발열영역에서 상기 제 1 도전성 핑거에 평행하게 배열된 복수의 제 3 도전성 핑거로서, 상기 제 3 전극에 전기적으로 각각 접속되고, 각각의 상기 제 1 도전성 핑거와 각각의 상기 제 2 도전성 핑거 사이에 각각 배열되는 상기 복수의제 3 도전성 핑거; 및
    상기 발열영역에서의 온도분포를 거의 균일하게 하기 위한 방열수단을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 방열수단은 상기 제 1 및 제 2 도전성 핑거 중 적어도 하나 위에 형성되는 복수의 금속 플레이트 전극을 구비하며, 상기 금속 플레이트 전극 각각은 상기 제 1 도전성 핑거에 평행하고,
    상기 발열영역의 중심부에 배열된 상기 금속 플레이트 전극의 폭이 상기 발열영역의 주변부에 배열된 상기 금속 플레이트 전극의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 금속 플레이트 전극의 폭은 중심에서 가장 넓고 상기 중심으로부터 양단을 향하여 점점 좁아지는 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 방열 수단은, 상기 발열영역 상에서 서로 평행하고 상기 제 1 도전성 핑거에 수직하게 배열되고 상기 제 1 및 제 2 도전성 핑거 중 하나에 전기적으로 접속되는 복수의 스트라이프 플레이트 전극을 구비하며,
    상기 스트라이프 플레이트 전극의 밀도는 상기 발열영역의 중심부 둘레에서 보다 조밀하고 상기 발열영역의 주변부에서 보다 성긴 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 복수의 스트라이프 플레이트 전극은 동일한 폭을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 방열수단은 상기 반도체 기판의 두께이고,
    상기 두께는 상기 발열영역의 중심부로부터 상기 발열영역의 주변부를 향하여 점점 증가되는 것을 특징으로 하는 반도체 장치.
  8. 제 2 항에 있어서,
    상기 발열영역은 전력 디바이스로 커버된 영역인 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 전력 디바이스는 파워 트랜지스터인 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 전극은 소오스 전극이고, 상기 제 2 전극은 드레인 전극이고, 상기 제 3 전극은 게이트 전극인 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 방열수단은, 상기 제 1 및 제 2 도전성 핑거 중 적어도 하나 위에 형성된 복수의 금 플레이트 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 발열영역의 중심부에 배열된 상기 금 플레이트 전극의 폭은 상기 발열영역의 주변부에 배열된 상기 금 플레이트 전극의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
  13. 발열영역을 갖는 반도체 기판;
    상기 반도체 기판 상에 형성된 소오스, 드레인, 및 게이트 전극;
    상기 발열영역에서 서로 평행하게 배열된 복수의 소오스 핑거로서, 상기 소오스 전극에 전기적으로 각각 접속되는 상기 복수의 소오스 핑거;
    상기 발열영역에서 상기 소오스 핑거에 평행하게 배열된 복수의 드레인 핑거로서, 상기 드레인 전극에 전기적으로 각각 접속되고, 각각의 상기 소오스 핑거 사이에 각각 배열되는 상기 복수의 드레인 핑거;
    상기 발열영역에서 상기 소오스 핑거에 평행하게 배열된 복수의 게이트 핑거로서, 상기 게이트 전극에 전기적으로 각각 접속되고, 각각의 상기 소오스 핑거와 각각의 상기 드레인 핑거 사이에 각각 배열되는 상기 복수의 게이트 핑거; 및
    상기 소오스 핑거와 상기 드레인 핑거 중 적어도 하나 위에 형성되는 복수의 금 플레이트 전극으로서, 상기 소오스 핑거에 각각 평행한 상기 복수의 금 플레이트 전극을 구비하며,
    상기 발열영역의 중심부에 배열된 상기 금 플레이트 전극의 폭이 상기 발열영역의 주변부에 배열된 상기 금 플레이트 전극의 폭보다 넓은 것을 특징으로 하는 파워 트랜지스터.
  14. 제 13 항에 있어서,
    상기 발열영역 상에서 서로 평행하고 상기 소오스 핑거에 수직으로 배열되고 상기 소오스 핑거와 상기 드레인 핑거 중 하나에 전기적으로 접속된 복수의 금 스트라이프 플레이트 전극을 더 구비하며,
    상기 금 스트라이프 플레이트 전극의 밀도는 상기 발열영역의 중심부 둘레에서 보다 조밀하고 상기 발열영역의 주변부에서 보다 성긴 것을 특징으로 하는 파워 트랜지스터.
  15. 제 14 항에 있어서,
    상기 반도체 기판의 두께는 상기 발열영역의 중심부로부터 상기 발열영역의주변부를 향하여 점점 증가되는 것을 특징으로 하는 파워 트랜지스터.
  16. 발열영역을 갖는 반도체 기판;
    상기 반도체 기판 상에 형성된 소오스, 드레인, 및 게이트 전극;
    상기 발열영역에서 서로 평행하게 배열된 복수의 소오스 핑거로서, 상기 소오스 전극에 전기적으로 각각 접속되는 상기 복수의 소오스 핑거;
    상기 발열영역에서 상기 소오스 핑거에 평행하게 배열된 복수의 드레인 핑거로서, 상기 드레인 전극에 전기적으로 각각 접속되고, 각각의 상기 소오스 핑거 사이에 각각 배열되는 상기 복수의 드레인 핑거;
    상기 발열영역에서 상기 소오스 핑거에 평행하게 배열된 복수의 게이트 핑거로서, 상기 게이트 전극에 전기적으로 각각 접속되고, 각각의 상기 소오스 핑거와 각각의 상기 드레인 핑거 사이에 각각 배열되는 상기 복수의 게이트 핑거; 및
    상기 발열영역 상에서 서로 평행하고 상기 소오스 핑거에 수직하게 배열되고 상기 소오스 핑거와 상기 드레인 핑거 중 하나에 전기적으로 접속되는 복수의 금 스트라이프 플레이트 전극을 구비하며,
    상기 금 스트라이프 플레이트 전극의 밀도는 상기 발열영역의 중심부 둘레에서 보다 조밀하고 상기 발열영역의 주변부에서 보다 성긴 것을 특징으로 하는 파워 트랜지스터.
  17. 발열영역을 갖는 반도체 기판;
    상기 반도체 기판 상에 형성된 소오스, 드레인, 및 게이트 전극;
    상기 발열영역에서 서로 평행하게 배열된 복수의 소오스 핑거로서, 상기 소오스 전극에 전기적으로 각각 접속되는 상기 복수의 소오스 핑거;
    상기 발열영역에서 상기 소오스 핑거에 평행하게 배열된 복수의 드레인 핑거로서, 상기 드레인 전극에 전기적으로 각각 접속되고, 각각의 상기 소오스 핑거 사이에 각각 배열되는 상기 복수의 드레인 핑거; 및
    상기 발열영역에서 상기 소오스 핑거에 평행하게 배열된 복수의 게이트 핑거로서, 상기 게이트 전극에 전기적으로 각각 접속되고, 각각의 상기 소오스 핑거와 각각의 상기 드레인 핑거 사이에 각각 배열되는 상기 복수의 게이트 핑거을 구비하며,
    상기 반도체 기판의 두께는 상기 발열영역의 중심부로부터 상기 발열영역의 주변부를 향하여 점점 증가되는 것을 특징으로 하는 파워 트랜지스터.
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